JPS59848B2 - マイクロコンピユ−タ - Google Patents

Description

【発明の詳細な説明】 本発明は、命令ビット数が異なる外部メモリの付加が可
能なマイクロコンピュータに関するものである。

通常１チップマイクロコンピュータにおいて命令数を多
くするためには命令メモリのビット数を多くしなければ
ならない。

しかしながら精度、歩留等の上からＬＳＩのチップサイ
ズを最小に押えるためには上記ビット数の増加も必要最
少限にする必要が生じる。このような不都合に対して、
必要に応じて不足分を補充するべく外部メモリを付加し
て命令数の増加を企る試みもなされている。付加される
外部メモリとしては入手が容易で且つ低価格であること
が要求される。今仮に命令数との関係でマイクロコンピ
ュータの命令メモリのビット数が９ビットに設計されて
いるとすると、付加される外部命令メモリのビット数も
当然９ビットに設計する必要がある。しかし一般に命令
メモリとして９ビットのものは入手困難であり、１０ビ
ットのものは比較的入手し易いが価格が高いという問題
がある。一方８ビットのものは価格的にも数量的にも入
手が容易であるが、１ビット不足しているために従来方
式では外部命令メモリとしては利用できない欠点がある
。本発明は上記従来のマイクロコンピュータにおける欠
点に鑑みてなされたもので、ビット数が不足する外部メ
モリの付加を可能にするマイクロコンピュータを提供す
るものである。

即ち９ビット命令からなるマイクロコンピュータに対し
て外部命令メモリとして例えば８ビット命令のＲＯＭを
使用し、残り１ビット（今これを９ビット目とする）を
常に“低″゛レベルとしておく。この場合、明らかに９
ビツト目が゛高″”レベルになる命令には利用できない
が、マイクロコンピユータ側に命令の一種として９ビツ
ト目を“高″゛レベルにする命令を内蔵させておくこと
によつて、次のステツプの命令が９ビツト目が′６低゛
レベルにされているにも拘わらず命令としては９ビツト
目が゛高”レベルになり、９ビツト構成の命令を得るこ
とができ、８ビツト構成の外部命令メモリで所期の目的
を達成し得る。尚本発明では、外部命令メモリの９ビツ
ト目を“高゛レベルにするという命令が必要になるとい
う欠点はあるが、外部命令メモリのビツト数が少なくて
済むという利点に比べれば問題にするに当らない。次に
９ビツト命令のＬＳＩに８ビツト命令の外部ＲＯＭが付
加される実施例を挙げて本発明を図面を用いて詳細に説
明する。第１図は一つの半導体チツプ（ＬＳＩ）上に、
データを記憶するデータメモ１八該データメモリに記憶
されているデータに関する算術又は論理演算を実行する
演算部、命令を記憶する命令メモｌ八該命令メモリをア
ドレスするプログラムカウンタ、前記命令メモリから出
力される命令をデコードするデコーダ及び上記データメ
モＩ八演算部及びＬＳＩの入出力端子等を制御する各種
レジスタが設けられ１チツプマイクロコンピユータのプ
ロツク図である。同図に於て、ＣＧはＬＳＩの端子１及
び端子２に接続される水晶振動子又は抵抗、コンデンサ
等の受動素子とでもつて発振回路を形成し、この発振器
ＣＧ出力をＬＳの動作クロツク周波数として後述する各
部に供給して動作のタイミングを形成すると共に、分周
波段ＤＩＶにも供給されている。

上記分周段ＤＩＶは１５段で構成され、分周段の各段か
ら出力ｆ１〜Ｆｌ５が得られるが、本実施例では出力Ｆ
ｌ，ｆ３，ｆ，及びＦｌＯの４種の分周出力が導出され
て出力周波数コントロール用レジスタＦに供胎され、出
力端子２２から所望周波数の出力が取り出される。ＡＣ
Ｃｌ及びＡＣＣ２は４ビツト汎用レジスタからなるアキ
ユムレータである。

ＡＬＵは算術又は論理演算を実行する演算部で、本実施
例では演算は、アキユムレータＡＣＣｌとアキユムレー
タＡＣＣ２、アキユムレータＡＣＣｌ又はアキユムレー
タＡＣＣ２のいずれかとＲＡＭ（データメモリ）、及び
アキユムレータＡＣＣｌ又はアキユムレータＡＣＣ２の
いずれかとＲＯＭ（命令メモリ）との間で実行すること
ができる。アキユムレータＡＣＣｌに接続されたフリツ
プフロツプＣは演算の結果発生したキヤリを保持する機
能をもち、該キヤリフリツプフロツプＣは命令によりセ
ツト・りセツトすることができる。入力端子３〜６は上
記アキユムレータＡＣＣｌの汎用レジスタに接続されて
、命令によつて入力端子３〜６に与えられている信号（
データ）を汎用レジスタＡＣＣｌに収納する。入・出力
端子７〜１０は上記アキユムレータＡＣＣ２の汎用レジ
スタに接続されて、命令によつてデータ信号の授受を行
うことができる。出力端子１１は、上記１ビツト成分の
キヤリフリツプフロツプＣ及び４ビツト成分のキヤリフ
リツプフロツプＣ及び４ビツト成分の２個の汎用レジス
タＡＣＣｌ，ＡＣＣ２を加えた９ビツトからなるシフト
レジスタにおいて、命令によつて該９ビツトシフトレジ
スタの内容をシフトさせてその内の任意の１ビツト分を
出力させる。出力端子１３は、ＬＳＩを通常の１チツプ
マイクロコンピユータとして機能させる場合には汎用の
出力端子として機能し、また第２図に示す如くＬＳｌに
外部ＲＯＭが付加される場合には、外部ＲＯＭをアクセ
スするタイミング信号をも供給する機能をもつ。入出力
端子１２に接続された０Ｄは出力規制回路で、データを
授受するためのタイミングを発生し、出力端子１３に接
続されたＲＷは読出し書込みのタイミングを与える。Ｒ
ＯＭはマイクロコンピユータの機能に応じて各種の命令
を機憶する命令メモリで、記憶されている命令はプログ
ラムカウンタＰＣでアドレスが指定されて読み出される
。特に本発明においてはビツト数が不足した外部ＲＯＭ
が接続可能に構成されるため、上記ＲＯＭに次の命令が
書込まれる。即ち次のステツプでは外部ＲＯＭの内容が
ＬＳＩに読込まれるという状態で、外部ＲＯＭに不足し
ている９ビツト目が“高゛レベルの命令が必要となる場
合には、読出された該当する外部ＲＯＭの８ビツト命令
に更に４“高”レベルをもつた９ビツト目を補足させる
命令が予め害込まれている。Ｄは命令デコーダで、上記
命令メモリＲＯＭから読出された命令をデコードしてＬ
Ｓの各部に命令を与える働きをもつ。命令メモリＲＯＭ
と命令デコーダＤ間に挿入されたＩＧはゲート回路で、
命令デコーダＤに与えられる命令がＬＳＩ内部の命令メ
モリＲＯＭから出力されているのか、ＬＳＩの端子であ
る３〜１０及び１２から読み込まれた外部ＲＯＭのデー
タを命令デコーダＤに入力するのかを切換える。即ち上
記ゲート回路ＩＤは第３図に示す如く内部命令メモリＲ
ＯＭの命令が入力される入力端子１１０−１１８及び外
部ＲＯＭの命令が入力される人力端子１Ｅ０−１Ｅ７を
備えている。ここで入力端子１Ｅ０〜Ｅ７には上記ＬＳ
Ｉの入力端子３〜１０に供給された外音ＶＢ，ＯＭから
の８ビツトの命令が入力されるが、更に第９ビツト目と
して入力端子１Ｅ８が設けられ、該入力端子Ｅ８には常
に゜゛低″゛レベルの信号が与えられている。各入力端
子１Ｅ０−１Ｅ８は第３図に示す如く夫々アンドゲート
及びＤ型フリツプフロツプが接続されてゲート回路が構
成されているが、各入力端子毎のナンドゲートには、外
部ＲＯＭの命令の他に内部命令メモリＲＯＭから発せら
れたマイクロオーダＢ１が直ちに或いはインバータを介
して入力されている。上記マイクロオーダＢ１は外部Ｒ
ＯＭの命令をＬＳＩ内に取込む状態で゛高”レベルの信
号が与えられる。他方内部命令メモリＲＯＭの命令が与
えられる入力端子１１０−１１８においては、内部命令
メモリＲＯＭからマイクロオーダＢ２が直接或いはイン
バータを介して与えられている。該マイクロオーダＢ２
は、命令として外部ＲＯＭからＩＥＯ−１Ｅ７に与えら
れた命令を出すのか、内部メモリＲＯＭから１０〜１８
に与えられた命令を出力するのかを切換える信号で、各
アンドゲートの一方の入力端子に与えられて上記入力端
子ｏ〜１７に供給された命令及び上記外部ＲＯＭ側のフ
リツプフロツプ出力の導通・遮断を制御している。ここ
で、第９ビツト目については、外部ＲＯＭの第９ビツト
目の補足機能を達成させるために、マイクロオーダＢ３
が入力されたＤ型フリツプフロツプＡが設けられている
。

上記マイクロオーダＢ３は、次の外部ＲＯＭの命令が９
ビツト目として゜゜高”レベルの補足を必要とする状態
で、内部命令メモリＲＯＭから発せられるマイクロオー
ダで、該マイクｂオーダＢ３が発せられた状態でフリツ
プフロツプ視によつて、該当する外部ＲＯＭの命令が出
力端子。〜７に達するタイミングに同期させるべく、１
クロツク分の遅延が施こされ、８ビツト構成の外部ＲＯ
Ｍ命令の第９ビツト目として端子１８から“高゛レベル
の信号を出力させ、出力端子。−１８から９ビツト成分
の命令として次段の命令デコーダＩＤに供給される。尚
外部ＲＯＭの命令が第９ビツト目として“低゛レベルで
あつて補正を要しない状態では、端子Ｅ８に常に与えら
れている“低″゜レベル信号がそのまま出力端子１８か
ら命令の１ビツト成分として出力される。上記いずれの
場合にも８ビツトで与えられた外部ＲＯＭの命令はゲー
ト回路１Ｇを介して９ビツト成分に補われて命令デコー
ダＤに転送される。第１図においてＲＡＭはデータメモ
リで、上記アキユムレータＡＣＣｌ及びＡＣＣ２との間
でデータの授受を行うことができる。

該データメモリＲＡＭのアドレス指定は４ビツトからな
るレジスタＨ及びレジスタＬから与えられる。レジスタ
Ｈは上位４ビツトを、レジスタＬは下位４ビツトを指定
する。端子２３は従来のＬＳＩにも適用されているＬＳ
Ｉへの電源投入時にプログラムカウンタＰＣをはじめ各
種レジスタの初期状態を設定する信号を供給する端子で
、オートクリア回路ＡＣＬが接続されて信号が形成され
る。Ｐ３及びＰ４は本実施例ではいずれも４ビツトのレ
ジスタで構成され、上記アキユムレータＡＣＣｌ及びＡ
ＣＣ２のいずれかからデータを入力することができる。
出力端子１４〜１７及び１８〜２１は各々上記レジスタ
Ｐ３及びレジスタＰ４の内容を出力する端子である。Ｓ
Ｒｌ及びＳＲ２は上記プログラムカウンタＰＣの内容を
保持するスタツクレジスタで、プログラムカウンタＰＣ
がサブルーチンのアドレスを指定している期間戻りのア
ドレスを記憶しておくためのレジスタで、２段のスタツ
クレジスタで構成されている。端子２４はＬＳＩをＧＮ
Ｄに接続し、端子２５は電源ＶＤＤに接続する。出力端
子３８〜４４及び２６〜３７は数字表示発光ダイオード
等を接続する端子で、出力端子３８〜４４は７種のセグ
メント信号を、出力端子２６〜３７は通常桁信号を出力
し、該桁信号とセグメント信号との組合せによつて所望
桁の数字を表示する。セグメント出力端子に接続される
Ｓは表示数字データを保持するための４ビツトレジスタ
で、ＳＤはレジスタＳの内容を必要な文字又は記号に変
換するセグメントデコーダである。出力端子２７〜３６
は、ＬＳｌを１チツプ内の機能のみで通常の動作を実行
させている状態では表示用の桁信号を出力しているが、
外部付加メモリが設けられる場合には、外部ＲＯＭのア
ドレス信号を出力して外部ＲＯＭの指定されたアドレス
に書込まれた命令コードが上記入・出力端子３〜１０及
び１２を通してＬＳｌ内に与えられ、出力端子２７〜３
６の上記表示体駆動と外部メモリのアドレス指定の動作
の切換えは４ビツトのレジスタＳＴの内容によつて行わ
れる。該レジスタＳＴの内容はＲＯＭからの命令により
アキユムレータＡＣＣｌ又はアキユムレータＡＣＣ２か
らのデータ転送によつて書き換えることができる。レジ
スタＳＴの内容はゲート回路Ｇで必要なデータが選択さ
れて出力端子２６〜３７から出力される。以上本発明に
よれば、内部メモリに書き込む命令をわずかに付加する
のみで、ビツト数の少ない外部命令メモリを利用するこ
とができ、たとえマイクロコンピユータ本体側が特有の
異なるビツト数の命令によつて信号処理される場合でも
、人手の容易な汎用のメモリ装置を外付けメモリとして
利用することができ、経済性よく１チツプマイクロコン
ピユータの機能不足分を補充させることができてマイク
ロコンピユータの利用範囲を著しく拡大することができ
る。

【図面の簡単な説明】

第１図は本発明によるＬＳＩの実施例のプロツク図、第
２図は同ＬＳＩに外部命令メモリが付加された状態を示
すプロツク図、第３図は本発明によるＬＳの要部プロツ
ク図である。 ＲＯＭ：命令メモ１八 Ｇ：ゲート回路 外部ＲＯＭ：
外部命令メモリ、ＩＥＯＱｌＥ８：外部命令メモリの命
令入力端子、１１０−１１８：内部命令メモリの命令入
力端子、Ｂｌ，Ｂ２，Ｂ３：マイクロオーダ、ＡＯ：Ｄ
型フリツプフロツプ。

Claims (1)

【特許請求の範囲】
1. １ 命令がｍビットよりなる外部メモリが付加される１
   チップマイクロコンピュータにおいて、内部命令が上記
   ｍより大きいｎビットよりなり、ｍビットの外部メモリ
   の命令に対して（ｎ−ｍ）ビット成分は予め“低”（或
   いは“高”）レベルの信号として設定し、（ｎ−ｍ）ビ
   ット成分が“高”（或いは“低”）レベルの外部メモリ
   の命令を実行するステップで、該ステップより前のステ
   ップに、読出されたｍビットの外部メモリの命令に“高
   ”（或いは“低”）レベルの（ｎ−ｍ）ビット成分の補
   充を必要とする命令を予め内部メモリに書込んでなり、
   外部メモリのｍビット命令をｎビット命令に変換するこ
   とを特徴とするマイクロコンピュータ。