JPS599115B2 - ハンドウタイメモリ - Google Patents
ハンドウタイメモリInfo
- Publication number
- JPS599115B2 JPS599115B2 JP50148400A JP14840075A JPS599115B2 JP S599115 B2 JPS599115 B2 JP S599115B2 JP 50148400 A JP50148400 A JP 50148400A JP 14840075 A JP14840075 A JP 14840075A JP S599115 B2 JPS599115 B2 JP S599115B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- pair
- data lines
- rewrite
- signal
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、データ線と交差する再書込信号線に発生する
メモリセルヘの再書込みパルスによるデータ線のアンバ
ランスを避けた半導体メモリに関するものである。
メモリセルヘの再書込みパルスによるデータ線のアンバ
ランスを避けた半導体メモリに関するものである。
従来高感度センスアンプとして第１図に示すような電荷
移送型のアンプが使用されていた。
移送型のアンプが使用されていた。
この回路動作は以下の通りである。すなわちトランジス
タＱｐのゲートにプリチヤージ信号を印加して出力線Ｄ
Ｌとデータ線Ｄをブリチヤージしておく。ただし、Ｑｔ
のゲートには電圧ＶＲ（ただしＶＲ＜ＶＤＤ）を印加し
ておく。次にワード線Ｗにパルスを印加して、メモリセ
ルＭＣの記憶情報を読み出す。この結果、Ｄの電圧は、
上記プリチヤージ電圧から微少に変化する。この変化す
る電圧はＣｓに比べてＣｄが大きければ大きいほど小さ
さい。しカルＣｏ−Ｃｓでありさえすれば、たとえＤに
現われる電圧が小さくても、ＤＬには十分大きな電圧変
化として現われる。この場合Ｑｔは一種の増幅器（アン
プ）として作用する（詳細はＩＳＳＣＣ７５Ｓｅｓｓｉ
ｏｎＸ■Ｍｅｍｏｒｙ、“Ｈｉｇｈ−Ｓｅｎｓｉｔｉｖ
ｅＣｈａｒｇｅ−ＴｒａｎｓｆｅｒＳｅｎｓｅＡｍｐｌ
ｉ−ｆｉｅｒ”参照）。このようなメモリの特長として
、ＭＣを読み出した後、ＭＣに再書きこみする必要があ
る。この動作は図中のような１種のアンド回路ＡＮＤ（
アンプでもよい）で再書きこみ命◆信号Ｒ／Ｗによつて
、Ｑｔを介して所定のＭＣから読み出された結果の信号
電圧を再書きこみする。しかし、差動増巾器で結ばれた
電気的に平衡した１対のデータ線の夫々に再書込み用の
回路を設ける場合には、片側のみに再書込命令信号Ｒ／
Ｗを入力することには問題がある。すなわち、Ｒ／Ｗ信
号線とデータ線との交差点に結合容量が存在するから、
片系のみに再書込命令信号Ｒ／Ｗを入力するとこの結合
容量により片方のみに電圧が生じじてしまう。本発明は
この欠点を解消するもので、以下実施例によつて詳細に
説明する。第２図は、電気的に平衡な２本のデータ線Ｄ
、Ｄの中間に、アンプと上記再書きこみ（あるいは書き
こみ）回路を付加したメモリである。
タＱｐのゲートにプリチヤージ信号を印加して出力線Ｄ
Ｌとデータ線Ｄをブリチヤージしておく。ただし、Ｑｔ
のゲートには電圧ＶＲ（ただしＶＲ＜ＶＤＤ）を印加し
ておく。次にワード線Ｗにパルスを印加して、メモリセ
ルＭＣの記憶情報を読み出す。この結果、Ｄの電圧は、
上記プリチヤージ電圧から微少に変化する。この変化す
る電圧はＣｓに比べてＣｄが大きければ大きいほど小さ
さい。しカルＣｏ−Ｃｓでありさえすれば、たとえＤに
現われる電圧が小さくても、ＤＬには十分大きな電圧変
化として現われる。この場合Ｑｔは一種の増幅器（アン
プ）として作用する（詳細はＩＳＳＣＣ７５Ｓｅｓｓｉ
ｏｎＸ■Ｍｅｍｏｒｙ、“Ｈｉｇｈ−Ｓｅｎｓｉｔｉｖ
ｅＣｈａｒｇｅ−ＴｒａｎｓｆｅｒＳｅｎｓｅＡｍｐｌ
ｉ−ｆｉｅｒ”参照）。このようなメモリの特長として
、ＭＣを読み出した後、ＭＣに再書きこみする必要があ
る。この動作は図中のような１種のアンド回路ＡＮＤ（
アンプでもよい）で再書きこみ命◆信号Ｒ／Ｗによつて
、Ｑｔを介して所定のＭＣから読み出された結果の信号
電圧を再書きこみする。しかし、差動増巾器で結ばれた
電気的に平衡した１対のデータ線の夫々に再書込み用の
回路を設ける場合には、片側のみに再書込命令信号Ｒ／
Ｗを入力することには問題がある。すなわち、Ｒ／Ｗ信
号線とデータ線との交差点に結合容量が存在するから、
片系のみに再書込命令信号Ｒ／Ｗを入力するとこの結合
容量により片方のみに電圧が生じじてしまう。本発明は
この欠点を解消するもので、以下実施例によつて詳細に
説明する。第２図は、電気的に平衡な２本のデータ線Ｄ
、Ｄの中間に、アンプと上記再書きこみ（あるいは書き
こみ）回路を付加したメモリである。
この場合、夫々の再書込回路に設けられたＲ／Ｗ信号線
は２本のデータ線と夫々交差することとなる。つまり、
半導体メモリは、第２図のメモリ回路が上下に多数並ん
でいる。Ｒ／Ｗ信号線はデータ線に対して垂直方向に配
して、各メモリ回路に接続されるので、データ線と交差
することになるのである（図示せず）。端子ＡをＶＲ（
ＶＲくＤＤ−）にしておき、Ｑｐ，Ｑｐ−によつてＤＬ
，ＤＬ，Ｄ，Ｄをプリチヤージした後で、周知のように
ＭＣと雑音相殺用のダミーセルＤＣをそのワード線Ｗ，
ＤＷに電圧を加えることによつて選択して、ＤＬ，ＤＬ
に差動の読み出し信号をとり出す。この後でＲ／Ｗを０
ＮにしてＡＮＤ，ＡＮＤ（アンプでもよい）を動作させ
て、Ｑｗ，Ｏｗのゲート電圧（これは結局は読み出し時
のＭＣの記憶容量Ｃｓの電圧で決まる）に応じてＭＣに
再書きこみする。すなわちＲ／Ｗｌ）５０Ｎになる直前
のＤＬが、ＤＬに比べて低電圧なら、（ＭＣＯ）Ｃｓの
電圧が低電圧に対応）Ｑｗのゲート電圧は低電圧（０）
のままである。なぜならＱｗのゲート電圧はプリチヤー
ジ時に０に送電しているためである。一方ＤＬはＤ．Ｌ
に比べて高電圧のためＱ１のゲートは高電圧に充電され
る結果、Ｄは？によつで高電圧に充電される。もしＭＣ
Ｏ）Ｃｓの電圧が高電圧なら、上記とは逆にＱｗのゲー
ト電圧は高電圧になつてＭＣには高電圧が再書きこみさ
れる。この回路の問題点はＭＣＯ）Ｃｓの電圧が低い場
合に読そ出されて、この読み出し信号を検出してＱｗを
用いて低電圧をＭＣに再書きこみする場合である。なぜ
ならＣｓくＣｄのために、再書きこみ時点でのＤの電圧
が読み出し完了後のほぼＲ−Ｖ，ｈ（Ｔｈ：Ｑ，のしき
い電圧）近傍の高電圧であり、しかもＱｗのゲート電圧
が０ＶのためにＱｗはカツトオフになつている。このた
めＭＣには低電圧（０）が書きこめないことにある。こ
れを解決するための差動増幅器がＱ２，Ｑ２である。す
なわち端子Ｂは読み出し時にはＱ２，Ｑ２がカツトオフ
になつているように、十分高電圧（〉ＶＲ−Ｔｈ）にし
ておき、再書きこみ時には、低電圧（０）にする。この
時ＤはＱｗによつて高電圧に充電され続けており、一方
？はカツトオフのためＤはＤよりも高い高圧になつてい
るからＱ２，Ｑ２によつて高速にフイードバツクされて
ＤはＯに放電してしまう。この結果ＭＣに低電圧が再書
きこみされる。なおこの回路の特長はＱｗ，Ｑｗのいず
れかが必らずカツトオフのためほぼダイナミツク動作を
行うので低消費電力であることである。なお再書きこみ
動作をさらに速めるために、この動作時に端子Ａを０に
してＱｌ，Ｑｔをカツトオフにし、ＤＬ，Ｄｌ，の容量
がＱｗ，″Ｑｗの負荷になりないようにしてもよい。さ
て再書きこみ完了後に、Ｑｔ，Ｑ，で１），Ｄをプリチ
ヤージ（このタイプの電荷移送型アンプではこの電圧レ
ベルはほぼＲ−Ｖｔｈにしなければならない）しようと
しても、その直前の再書きこみ時点でＤ，Ｄのいずれか
は十分高電圧（〜ＤＤ−Ｔｈ）に充電され、他方はＯに
放電されているので、プリチヤージ時に端子ＡがＶＲ（
くＤＤ）である限り、高電圧に充電されたデータ線は、
それにつながるＱ，あるいはＱ，がカツトオフのため、
決してＶＲ−Ｖｔｈにプリチヤージすることはできない
。そこでプリチヤージ信号で０ＮするＱ，を用いる。も
し再書きこみされた結果、Ｄが０，ＤがＶＤＤ−Ｔｈに
なつているものとする。ＣＥが０Ｎ７！Ｑ１が０Ｎとす
ると、Ｄ，Ｄの容量はほぼ等しいために、Ｄ，−
１Ｄの電圧はほぼｌ（ＤＯ−，ｈ）と等し
くなる。
は２本のデータ線と夫々交差することとなる。つまり、
半導体メモリは、第２図のメモリ回路が上下に多数並ん
でいる。Ｒ／Ｗ信号線はデータ線に対して垂直方向に配
して、各メモリ回路に接続されるので、データ線と交差
することになるのである（図示せず）。端子ＡをＶＲ（
ＶＲくＤＤ−）にしておき、Ｑｐ，Ｑｐ−によつてＤＬ
，ＤＬ，Ｄ，Ｄをプリチヤージした後で、周知のように
ＭＣと雑音相殺用のダミーセルＤＣをそのワード線Ｗ，
ＤＷに電圧を加えることによつて選択して、ＤＬ，ＤＬ
に差動の読み出し信号をとり出す。この後でＲ／Ｗを０
ＮにしてＡＮＤ，ＡＮＤ（アンプでもよい）を動作させ
て、Ｑｗ，Ｏｗのゲート電圧（これは結局は読み出し時
のＭＣの記憶容量Ｃｓの電圧で決まる）に応じてＭＣに
再書きこみする。すなわちＲ／Ｗｌ）５０Ｎになる直前
のＤＬが、ＤＬに比べて低電圧なら、（ＭＣＯ）Ｃｓの
電圧が低電圧に対応）Ｑｗのゲート電圧は低電圧（０）
のままである。なぜならＱｗのゲート電圧はプリチヤー
ジ時に０に送電しているためである。一方ＤＬはＤ．Ｌ
に比べて高電圧のためＱ１のゲートは高電圧に充電され
る結果、Ｄは？によつで高電圧に充電される。もしＭＣ
Ｏ）Ｃｓの電圧が高電圧なら、上記とは逆にＱｗのゲー
ト電圧は高電圧になつてＭＣには高電圧が再書きこみさ
れる。この回路の問題点はＭＣＯ）Ｃｓの電圧が低い場
合に読そ出されて、この読み出し信号を検出してＱｗを
用いて低電圧をＭＣに再書きこみする場合である。なぜ
ならＣｓくＣｄのために、再書きこみ時点でのＤの電圧
が読み出し完了後のほぼＲ−Ｖ，ｈ（Ｔｈ：Ｑ，のしき
い電圧）近傍の高電圧であり、しかもＱｗのゲート電圧
が０ＶのためにＱｗはカツトオフになつている。このた
めＭＣには低電圧（０）が書きこめないことにある。こ
れを解決するための差動増幅器がＱ２，Ｑ２である。す
なわち端子Ｂは読み出し時にはＱ２，Ｑ２がカツトオフ
になつているように、十分高電圧（〉ＶＲ−Ｔｈ）にし
ておき、再書きこみ時には、低電圧（０）にする。この
時ＤはＱｗによつて高電圧に充電され続けており、一方
？はカツトオフのためＤはＤよりも高い高圧になつてい
るからＱ２，Ｑ２によつて高速にフイードバツクされて
ＤはＯに放電してしまう。この結果ＭＣに低電圧が再書
きこみされる。なおこの回路の特長はＱｗ，Ｑｗのいず
れかが必らずカツトオフのためほぼダイナミツク動作を
行うので低消費電力であることである。なお再書きこみ
動作をさらに速めるために、この動作時に端子Ａを０に
してＱｌ，Ｑｔをカツトオフにし、ＤＬ，Ｄｌ，の容量
がＱｗ，″Ｑｗの負荷になりないようにしてもよい。さ
て再書きこみ完了後に、Ｑｔ，Ｑ，で１），Ｄをプリチ
ヤージ（このタイプの電荷移送型アンプではこの電圧レ
ベルはほぼＲ−Ｖｔｈにしなければならない）しようと
しても、その直前の再書きこみ時点でＤ，Ｄのいずれか
は十分高電圧（〜ＤＤ−Ｔｈ）に充電され、他方はＯに
放電されているので、プリチヤージ時に端子ＡがＶＲ（
くＤＤ）である限り、高電圧に充電されたデータ線は、
それにつながるＱ，あるいはＱ，がカツトオフのため、
決してＶＲ−Ｖｔｈにプリチヤージすることはできない
。そこでプリチヤージ信号で０ＮするＱ，を用いる。も
し再書きこみされた結果、Ｄが０，ＤがＶＤＤ−Ｔｈに
なつているものとする。ＣＥが０Ｎ７！Ｑ１が０Ｎとす
ると、Ｄ，Ｄの容量はほぼ等しいために、Ｄ，−
１Ｄの電圧はほぼｌ（ＤＯ−，ｈ）と等し
くなる。
この電圧がＶＲ−，ｈよりも小さければ、Ｑｔ，Ｑｔは
０Ｎする結果、Ｄ，′ＤはＶＲ−，ｈまでプリチヤージ
されて、次の読み出し動作が正常に行われるための条件
を整う。このように本実施例ではデータ線の夫々の再書
込回路に再書込命令信号Ｒ／Ｗを与えているから、夫々
の側のデータ線とＲ／Ｗ信号線との交差点の結合容量に
より発生する静電誘導電位がバランスする。したがつて
２つの再書込回路を区別することなく、同時に再書込信
号を与えることができるので、再書込信号を発生する回
路を共通にすることができ、回路が簡単になるという効
果がある。また第３図は、電気的に平衡した２本のデー
タ線と、ワード線の交点のいずれか一方にだけ接続され
たメモリセルからの読み出し信号を検出する、いわゆる
２交点／ビツトメモリセル方式に上記発明を適用した例
である。
０Ｎする結果、Ｄ，′ＤはＶＲ−，ｈまでプリチヤージ
されて、次の読み出し動作が正常に行われるための条件
を整う。このように本実施例ではデータ線の夫々の再書
込回路に再書込命令信号Ｒ／Ｗを与えているから、夫々
の側のデータ線とＲ／Ｗ信号線との交差点の結合容量に
より発生する静電誘導電位がバランスする。したがつて
２つの再書込回路を区別することなく、同時に再書込信
号を与えることができるので、再書込信号を発生する回
路を共通にすることができ、回路が簡単になるという効
果がある。また第３図は、電気的に平衡した２本のデー
タ線と、ワード線の交点のいずれか一方にだけ接続され
たメモリセルからの読み出し信号を検出する、いわゆる
２交点／ビツトメモリセル方式に上記発明を適用した例
である。
動作ぱ第２図と同様である。この場合は、データ線が折
り返し配置される。つまり、半導体メモリは、第３図の
メモリ回路が上下に多数並ぶ構造となるので、Ｒ／Ｗ信
号線はデータ線に対して垂直方向に配され、各メモリ回
路に接続されることになる。したがつて、Ｒ／Ｗ信号線
は２本のデータ線と夫々交錯することになり（図示せず
）、夫々のデータ線と結合容量を有することになる。し
たがつて、一方の再書込回路に再書込命令信号Ｒ／Ｗを
加えても、両方のデータ線に同様に静電誘導による電位
が生ずるので、電気的な平衡を保つことができる。又、
２本のデータ線分のスペースを再書込回路の配置に用い
ることができ、第２図のような１本のデータ線のスペー
スのものと比べて、再書込回路のレイアウトが楽になる
という効果もある。なお第２，３回でＱｗ，Ｑｗのゲー
トの電圧は読み出し信号として差動信号Ｄ。
り返し配置される。つまり、半導体メモリは、第３図の
メモリ回路が上下に多数並ぶ構造となるので、Ｒ／Ｗ信
号線はデータ線に対して垂直方向に配され、各メモリ回
路に接続されることになる。したがつて、Ｒ／Ｗ信号線
は２本のデータ線と夫々交錯することになり（図示せず
）、夫々のデータ線と結合容量を有することになる。し
たがつて、一方の再書込回路に再書込命令信号Ｒ／Ｗを
加えても、両方のデータ線に同様に静電誘導による電位
が生ずるので、電気的な平衡を保つことができる。又、
２本のデータ線分のスペースを再書込回路の配置に用い
ることができ、第２図のような１本のデータ線のスペー
スのものと比べて、再書込回路のレイアウトが楽になる
という効果もある。なお第２，３回でＱｗ，Ｑｗのゲー
トの電圧は読み出し信号として差動信号Ｄ。
，ＤＯという形で外部にとり出せる。また書きこみ時に
は、Ｑｗ，Ｑｗのゲート電圧を差動に制御すれば、外部
からの書きこみデータ信号をＭＣに書きこめることは自
明であろう。なおＡＮＤは前述したようにアンプでもよ
いわけだが、その具体例を２交点／ビツトメモリセル方
式を例に第４図に示した。
は、Ｑｗ，Ｑｗのゲート電圧を差動に制御すれば、外部
からの書きこみデータ信号をＭＣに書きこめることは自
明であろう。なおＡＮＤは前述したようにアンプでもよ
いわけだが、その具体例を２交点／ビツトメモリセル方
式を例に第４図に示した。
かつこ内Ｋの部分が第３図のＡＮＤ，ＡＮＤに相当する
。動作は以下のようにして行われる。Ｑ４，Ｑ４のゲー
トにＱｔを通して現われた信号を、それまで高レベルで
（Ｑ３，Ｑ３がカツトオフになるように）あつたφＰａ
をＯにしてＱ３，Ｑ３をオンにして増幅して、Ｑイ，Ｑ
４のいずれかを読み出し情報に応じて、片方を０Ｖに放
電し、他方を高レベルに保持しておく。次にＱ４，Ｑ４
もカツトオフにしておくために高レベルにしていたφ，
を、上記φ８による動作が完了し、すなわちＱ４，Ｑ４
のゲートのいずれかがほぼＯに放電された後で０にする
。これによつて、もしＱ４のゲートが０ＶならＱ６のゲ
ートはＱ５によつて予めプリチヤージされている高レベ
ルのままであり、一方この場合Ｑ４のゲートは高レベル
であるから、Ｑ４がオンしてＱ６のゲートは放電して０
Ｖになる。この後でＲ／Ｗをオン（高レベルにする）す
ると、Ｑｗのゲートは、Ｒ／Ｗをオンする直前までの電
圧、すなわちＯのままであるからカツトオフになる。一
方Ｑ６はオンであるから、ＱｗのゲートＯから高電圧に
充電される結果、ＱｗはオンとなりＤは高レベルが充電
される。以上のように、本発明によれば、２つの再書込
回路の区別をすることなく同時に再書込信号を与えても
２本のデータ線の電気的平衡を保つことができるので、
再書込信号を送出する回路を共通することができ回路が
簡単になるという効果がある。又、他の発明では、１つ
の再書込回路に再書込信号を与えたとしても２本のデー
タ線の電気的平衡を保つことができ、さらに、再書込回
路のレイアウトが楽になるという効果がある。
。動作は以下のようにして行われる。Ｑ４，Ｑ４のゲー
トにＱｔを通して現われた信号を、それまで高レベルで
（Ｑ３，Ｑ３がカツトオフになるように）あつたφＰａ
をＯにしてＱ３，Ｑ３をオンにして増幅して、Ｑイ，Ｑ
４のいずれかを読み出し情報に応じて、片方を０Ｖに放
電し、他方を高レベルに保持しておく。次にＱ４，Ｑ４
もカツトオフにしておくために高レベルにしていたφ，
を、上記φ８による動作が完了し、すなわちＱ４，Ｑ４
のゲートのいずれかがほぼＯに放電された後で０にする
。これによつて、もしＱ４のゲートが０ＶならＱ６のゲ
ートはＱ５によつて予めプリチヤージされている高レベ
ルのままであり、一方この場合Ｑ４のゲートは高レベル
であるから、Ｑ４がオンしてＱ６のゲートは放電して０
Ｖになる。この後でＲ／Ｗをオン（高レベルにする）す
ると、Ｑｗのゲートは、Ｒ／Ｗをオンする直前までの電
圧、すなわちＯのままであるからカツトオフになる。一
方Ｑ６はオンであるから、ＱｗのゲートＯから高電圧に
充電される結果、ＱｗはオンとなりＤは高レベルが充電
される。以上のように、本発明によれば、２つの再書込
回路の区別をすることなく同時に再書込信号を与えても
２本のデータ線の電気的平衡を保つことができるので、
再書込信号を送出する回路を共通することができ回路が
簡単になるという効果がある。又、他の発明では、１つ
の再書込回路に再書込信号を与えたとしても２本のデー
タ線の電気的平衡を保つことができ、さらに、再書込回
路のレイアウトが楽になるという効果がある。
第１図は従来の回路図、第２〜４図は本発明の実施例で
ある。
ある。
Claims (1)
- 【特許請求の範囲】 １ １対のデータ線と、該１対のデータ線の電位を差動
に増巾して一方のデータ線の電位を第一電位レベルにす
る差動増巾器と、該１対のデータ線に夫々対応して設け
られ対応するデータ線の電位が第二電位レベルのときに
、再書込信号により該対応するデータ線を第三電位レベ
ルにする１対の第一の手段と、該１対の第一の手段に再
書込信号を同時に送出する第２の手段とを有することを
特徴とする半導体メモリ。 ２ 折り返し配置された１対のデータ線と、該１対のデ
ータ線の電位を差動に増巾して一方のデータ線の電位を
第一電位レベルにする差動増巾器と、該１対のデータ線
に夫々対応して設けられ、対応するデータ線の電位が第
二電位レベルのときに、再書込信号により該対応するデ
ータ線を第三電位レベルにする１対の第一の手段と、該
１対の第一の手段に再書込信号を送出する第二の手段と
を有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50148400A JPS599115B2 (ja) | 1975-12-15 | 1975-12-15 | ハンドウタイメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50148400A JPS599115B2 (ja) | 1975-12-15 | 1975-12-15 | ハンドウタイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5272539A JPS5272539A (en) | 1977-06-17 |
| JPS599115B2 true JPS599115B2 (ja) | 1984-02-29 |
Family
ID=15451925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50148400A Expired JPS599115B2 (ja) | 1975-12-15 | 1975-12-15 | ハンドウタイメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599115B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317193A (ja) * | 1986-07-09 | 1988-01-25 | ヤマハ発動機株式会社 | 自動二輪車の２サイクルエンジンの排気管装置 |
-
1975
- 1975-12-15 JP JP50148400A patent/JPS599115B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317193A (ja) * | 1986-07-09 | 1988-01-25 | ヤマハ発動機株式会社 | 自動二輪車の２サイクルエンジンの排気管装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5272539A (en) | 1977-06-17 |
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