JPS599995B2

JPS599995B2 - 電荷転送装置

Info

Publication number: JPS599995B2
Application number: JP50007975A
Authority: JP
Inventors: 優吉野; 康明照井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1975-01-17
Filing date: 1975-01-17
Publication date: 1984-03-06
Also published as: JPS5183434A

Description

【発明の詳細な説明】本発明は電荷転送装置とくに一次元の電荷転送素子を複
数個配設した二次元アレーに関し、信号電荷が転送損失
によりその出力信号の基準レベルが出力の取り出し順序
などにより変動することを補正して、一定の基準レベル
のもとでの適正な二次元アレー出力信号を得ることがで
きる半導体装置を得るものである。

従来、電荷転送素子には、例えば半導体基板上に薄い絶
縁膜を設け、その絶縁膜上に独立した複数個の電極列を
設けた構造で、三相の回路手段で動作される電荷結合素
子（ＣＣＤ■ＣｈａｒｇｅＣｏｕ−ｐｌｅｄＤｅｖｉｃ
ｅ）、二相駆動ＣＣＤ）半導体基板上にそれぞれ複数個
のＭＯＳトランジスタと電荷蓄積用のコンデンサを有し
、二相クロックで動作されるパケット・ブリゲード素子
（ＢＢＤ■Ｂｕｃｋ一ｅｔ−ＢｒｉｇａｄｅＤｅｖｉｃ
ｅ）等、多くの提案がある。

以下の本発明の説明では、説明の都合上、パケット・ブ
リゲード素子を用いて説明を行ない、次に他の構造の電
荷転送素子についても本発明が適用できることを述べる
。第１図には、パケット・ブリゲード素子の基本回路を
示した。

ここで、１〜ＴはＭＯＳトランジスタ、８〜１２はコン
デンサ、１３は抵抗を表わす。１４、１５には互いに逆
位相のクロック信号φ１、φ２が印加され、ＩＴにはド
レイン電圧ＶＤが供給される。

１６は入力端子、１８は出力端子であり、ここでは入力
端子１６はコンデンサ８によつて電荷を読み込む形式、
転送されてきた電荷を取り出すための手段としては、ト
ランジスタＴによるソース・ホロワ回路によつて、抵抗
・１３の両端に現われる電位を検出する方式を一例と
して示した。

なお、矢印は電荷の転送される方向を示す。第２図には
、第１図の回路を半導体基板表面上に形成するための基
本構造の断面図を示した。

半導体基板１９（ＮチャネルＭＯＳトランジスタを、−
形成する場合はＰ型基板）において、まず基板とは逆導
電型の拡散層２０（ＮチヤネルＭＯＳトランジスタを形
成する場合はＮ型不純物拡散層）をソース・ドレイン電
極となし、その上に薄い（約１０００人程度）の絶縁膜
２１を介して、ゲート電極２２が２つ以上配列されてい
る。

ゲート電極ｌこは、２３，２４の端子より互いに逆位相
のクロツク・信号φ１，φ２が印加されている。なお、
電荷転送のための電荷蓄積用容量（バケツ容量、例えば
第１図の９〜１２）はゲート電極２２がドレイン電極２
０との間の重なり合わせ部分に生じるＭＯＳ容量によつ
て形成されている。次に第１図の回路によつて、電荷が
転送される方法を簡単に説明すると次の通りである。

入力端子１６に加えられた入力電気信号Ｓは、クロツク
信号φ１を端子１５に印加することによつて、トランジ
スタ１により、コンデンサ８に読み込まれる。この時、
端子１５にφ１が印加されているのであるから、トラン
ジスタ３，６も開き、本回路の定常状態において．は、
コンデンサ９，１１，１２は転送の基準電圧ＶＢ（りフ
ァレンズ・レベル）に設定される。次に端子１４にクロ
ツク信号φ２を印加すれば、トランジスタ２，４，５が
開き、クロツク信号φ１，φ２の電圧を等しくＶφとす
れば、コンデンサ９の電位はφ＋ＶＲとなり、コンデン
サ８の電位Ｓより高いので、コンデンサ８の電位はＶＲ
まで上げられ、コンデンサ９の電位ｖφ＋ＶＲ−（Ｒ−
Ｓ）＝φ＋Ｓとなる。クロツク信号φ２が零になつた時
にコンデンサ９の電位はＳとなり、コンデンサ８の電荷
はコンデンサ９に転送されたことになる。なお、この時
同時にコンデンサ１０もＢに設定される。このようにし
て、次にφ１を印加すれば、入力電気信号Ｓはコンデン
サ１０に転送され、以後φ２，φ１を交互に印加するこ
とによつて、この回路のビツト数分だけの繰返えしの後
に、端子１６に加えた入力電気信号Ｓは、クロツク信号
φ２のタイミングで、ソース・ホロワ回路の抵抗１３の
両端の電位となつて出力端子１８に取り出されるのであ
る。さて、上に述べたような電荷転送素子（ここでは一
例としてバケツト・ブリゲート素子）を複数個配設した
二次元アレーを第３図及び第４図に示した。

第３図及び第４図の矢印はそれぞれ電荷の転送される方
向を示す。第３図において、それぞれＡ１〜Ａ８，Ｂｌ
〜Ｂ８，・・・Ｈ１〜Ｈ８は、二次元アレーの各列を構
成する電荷転送素子である。

入力端子２５に加えられた入力電気信号は、それぞれＡ
１〜Ａ８，Ｂｌ〜Ｂ８，・・・・・・Ｈ１〜Ｈ８によつ
てシフトされ、出力端子Ａ，Ｂ，・・・・・・Ｈに並列
出力として取り出される。第４図において、第３図と同
様に、ＡＶ−Ａ８′，ＢＶ−Ｂ８′，・・・ＨＶ−Ｈ８
′がそれぞれ二次元アレーの各列を構成する電荷転送素
子である。入力端子２６に加えられた入力電気信号は、
それぞれＡＶ−Ａ８′，ＢＶ−Ｂ８′，ＨＶ−Ｈ８′に
よつてシフトされ、Ａ′，Ｂ′，・・・Ｈ′に並列に出
力されるが、その出力は並列直列変換用電荷転送素子２
７に入力され、結局二次元アレーの出力は、時系列の直
列出力として出力端子２８に取り出されることになる。
なお、第３図、第４図においては、入力端子は共通の一
本のライン２−５，２６で表わしたが、それぞれの各列
の電荷転送素子が別々の入力端子を有している場合も同
様である。

また、このような二次元アレーは、例えば、シフト・レ
ジスタや光センサー等に用いられるのであるが、それら
の場合の各ビツトへの入力端子は省略されており、第３
図及び第４図はそれらの入力信号の転送段のみが表わさ
れていると考えればよい。さて、第３図の各列の電荷転
送素子Ａ１〜Ａ８，Ｂｌ〜Ｂ８，Ｈｌ〜Ｈ８および第４
図の各列の電荷転送素子ＡＶ−Ａ８′，ＢＶ−Ｂ８７，
ＨＶ−Ｈ８′は第１図の回路の動作と全く同様の動作を
行なうのであるが、今、これらの回路を高速に動作させ
る時、リーク電流の大きい時、転送効率の悪い時などの
いろいろな要因で基準レベルや入力信号の転送が完全に
理論通りに行なえない場合がある。

この時には入力信号ＶＩ責−を一定にしておいても、例
えばＡ１〜Ａ８の各エレメントＡｌ，Ａ２，・・・・・
・Ａ８において転送されるＶＩＮの値はエレメント毎に
異なつてくる。この様子を観測するために第５図のよう
な波形を用いた。すなわち、入力信号ＶＩＮ−丸〔第５
図Ａ〕を入力端子２５に加えつつ、第５図Ｂ，Ｃに示し
たような間断的なクロツク信号φ１，φ２によつて、Ａ
１〜Ａ８の電荷転送素子を駆動させた。この時の出力端
子Ａの波形を観測した結果第５図Ｄのようになつた。同
図で、２９，３０，・・・・・・３６が、それぞれ同じ
入力信号ＶＩＮに対する電荷転送素子の各エレメントＡ
ｌ，Ａ２，・・・・・・Ａ８へ転送されたＶＩＮの値に
対応する。すなわち、第５図Ｂ，Ｃに示したような例え
ば撮像信号を電荷転送素子で読み出す場合のクロツク信
号の様にクロツク信号が休止する期間と発生する期間と
が交互に出現するクロツク信号によりエレメントＡ１〜
Ａ８の電荷転送素子を駆動させる駆動方式においては、
クロツク信号発生期間の最後の時点では電荷転送素子の
各エレメントＡｌ，Ａ２，・・・・・・，Ａ８は入力信
号ＩＮが転送されて定常的なレベルＲ（ＺＶＩＮ）にセ
ツトされている状態で、クロツク信号の体止期間を経た
後に、再度クロツク信号が発生する。このため、エレメ
ントＡ８よりの出力信号はＶＴｉ，より休止期間中に転
送段各段より基板へリークされた信号ΔＶの８段分を引
いたもの（Ｖ８−８×Δ）となり、第５図Ｄの２９の高
さの信号となる。次にエレメントＡ７よりの出力信号は
、電源端子（たとえば第１図の１７）によりある基準電
位ＶＲに設定されたエレメントＡ８を通過することによ
り基板へのリークは７段分を引いて（ＶＲ７×Δ）とな
り順次Ａ６よりの出力信号は（Ｒ一６ＸΔ）、Ａ５より
の出力信号は（Ｒ−５×ΔＶ）、・・・・・・、Ａ１よ
りの出力信号は（ＶＲ一ΔＶ）となつて、以降の出力信
号はＩＮ転送の定常値ＶＢ（＋ＶＩＮ）に近づく訳であ
る。このように、一定の休止期間を経た後の見かけ上の
エレメントＡ１〜Ａ８なる電荷転送素子は第６図に示し
たような特性を持つていることになる。第３図に示した
二次元アレーにおいて、各列の電荷転送素子、すなわち
、Ａ１〜Ａ８，Ｂｌ〜Ｂ８，・・・Ｈ１〜Ｈ８がそれぞ
れ上に述べたように第６図に示したような特性を持つて
いれば、非常に不都合が起る。すなわち、同じ入力を各
エレメントに加えても遅く出力される信号（つまりＡ１
〜Ｈ１における信号）は、早く出力される信号（Ａ８〜
Ｈ８における信号）よりも、出力の直流レベルが低下す
ることになる。また、二次元アレーの各エレメントに並
列に入力を読み込む場合においても、基準レベルが異な
るため、同じ並列入力が、違うレベルとして読み込まれ
ることになる。これらの影響は例えば画像関係に著しく
現われる。例えばビデオ信号を上述のような特性を持つ
た二次元アレーを用いて転送した後に画像にもどせば、
像の片側だけが像の他方に比べて明るく、すなわち、シ
エーデングを生じることになる。これらの欠点は、転送
段が長くなればなる程、画像処理周波数すなわち、電荷
転送素子の駆動周波数が高くなればなる程大きな問題と
なる。また、第４図に示した方式の二次元アレーにおい
て、並列直列変換用電荷転送素子２７が同じような特性
を持つているとすれば、出力端２８に得られる出力信号
における直流レベルの変動は更に激しいものとなり、出
力信号は更に適正なものでなくなる。

そこで、本発明の目的は前述したような電荷転送素子を
複数個配設した電荷転送素子の二次元アレーにおいて、
前記の欠点、すなわち、二次元アレーの各エレメントに
並列に入力を読み込む場合の基準レベルの変動および二
次元アレーの出力信号における直流レベルの出力取り出
し順序によ一る変動を補正して、単に一定の基準的な直
流レベルの下で適正な二次元アレー出力信号を得ること
ができる電荷転送素子を提供するものである。

本発明によれば、電荷転送素子の二次元アレーにおいて
、該二次元アレーに併設された、該二次元アレーの各列
の電荷転送素子と同数の転送段とほぼ等しい容量のキヤ
パシタを持ち、入力端子と出力端子を有する電荷転送素
子の出力と、二次元アレーの出力とを比較、補正する回
路手段を有した半導体装置よりなる電荷転送素子により
、上記の目的は達成される。以下、図面を用いて本発明
を詳細に説明する。

第７図に、本発明を説明するための一実施例としての電
荷転送素子の二次元アレーの構成を示した。第７図は第
３図に示した８ビツト×８ビツトの二次元アレーに本発
明を実施した場合の構成である。第７図において、Ａｌ
２〜Ａ８２，Ｂｌ２〜Ｂ８２・・・・・・Ｈｌ２〜Ｈ８
２は二次元アレーの各列を構成する電荷転送素子である
。

二次元アレーの出力は各列の電荷転送素子の出力端子Ａ
２，Ｂ２，・・・・・・Ｈ２に並列出力として取り出さ
れる。Ｘｌ２〜Ｘ８２が本発明によるところの電荷転送
素子であつて、二次元アレーの各列の電荷転送素子Ａｌ
２〜Ａ８２，Ｂｌ２〜Ｂ８２，・・・・・・Ｈｌ２〜Ｈ
８２のそれぞれと同数の転送段とほぼ等しい容量のキヤ
パシタと入力端子および出力端子を有するものである。
なお、二次元アレーの各列の電荷転送素子Ａｌ２〜Ａ８
２，Ｂｌ２〜Ｂ８２，・・・・・・Ｈｌ２〜Ｈ８２，の
入力端子および電荷転送素子Ｘｌ２〜Ｘ８２の入力端子
は、場合により共通でもよく、また全て別々の入力端子
を持つていても同様である。

今、入力端子４１に加えられた入力電気信号ＶＩＮは、
第７図の矢印の方向に、それぞれＡｌ２〜Ａ８２，Ｂｌ
２〜Ｂ８２，・・・・・・Ｈｌ２〜Ｈ８２によつてシフ
トされ、もし二次元アレーの各エレメントに並列に入力
信号が加えられれば、それらの信号と共に、出力端子Ａ
２，Ｂ２，・・・・・・Ｈ２に並列出力として現われる
。

この時、同時に電荷転送素子Ｘｌ２〜Ｘ８２の入力端子
４２に、ある一定の基準レベルとなる入力信号ＶＩＮ（
例えば、Ｖ・ＩＮ−Ｘ＝−ＶＲ．）を印加して、電荷転
送素子Ｘｌ２〜Ｘ８２によつてシフトし、出力端子Ｘ２
によつて、二次元アレーの各列の転送段の各エレメント
へ転送される電荷量の違う特性を検知し、装置４３へ入
力する。装置４３では、入力された電荷転送素子の特性
を時系列に、すなわち出力Ａ２，Ｂ２，・・・・・・仔
のうち、Ａｌ２，Ｂｌ２，・・・・・・Ｈｌ２に対応し
て、Ｘｌ２を、Ａ２２，Ｂ２２・・・・・・Ｈ２２に対
応してＸ２２を、・・・・・・Ａ８２，Ｂ８２，・・・
・・・Ｈ８２に対応してＸ８２を、それぞれ、比較補正
回路４４に入力する。比較補正回路４４では電荷転送素
子Ｘｌ２〜Ｘ８２の出力直流レベルを基準レベルとして
二次元アレーの各列の電荷転送素子の出力を読み直して
、出力端子４５に補正された出力が出力されるのである
。この様子を各部の波形で示すと第８図のようになる。
二次元アレーの第一列電荷転送素子Ａｌ２〜Ａ８２の入
力端子に第８図Ｂのような入力ＶＩＮ−Ａを加えた時、
上記の電荷転送素子の出力Ａ２は前述したように第８図
Ｃのようになる。ここで、この電荷転送素子の特性が電
荷転送素子Ｘｌ２〜Ｘ８２の出力Ｘ２により、第８図Ａ
のような特性であることがわかつておれば、比較補正回
路４４では、第８図Ａの波形を基準レベルとして、第８
図Ｃの出力を読み取ることになり、端子４５に得られる
出力は第８図Ｄのようになる。このように端子４５に得
られる出力Ｄは、最初に二次元アレーの第一列Ａｌ２〜
Ａ８２に加えられた入力Ｂと全く同じ波形で再現できる
。したがつて、本発明によれば、二次元アレーの各列の
電荷転送素子の特性がどのようなものであつても、常に
正しく一定の基準レベルのもとで二次元アレーの出力信
号を得ることができるのである。今、上述したような二
次元アレーにおいて、その出力信号を比較補正するため
の結合回路を実現するための回路の一実施例を第９図に
示した。

同図において、Ａｌ２〜Ａ８２，・・・・・・，Ｈｌ２
〜Ｈ８２，Ｘｌ２〜Ｘ８２はそれぞれ第７図のＡｌ２〜
Ａ８２，・・・・・・Ｈｌ２〜Ｈ８２，Ｘｌ２〜Ｘ８２
に対応する二次元アレーの各列を構成する電荷転送素子
である。また、４４が並列直列変換用電荷転送素子、４
３および４４が比較補正回路を示している。第９図に示
した回路の動作を説明する。

二次元アレーの並列出力Ａ２，Ｂ２，・・・・・・Ｈ２
が並列直列変換用電荷転送素子４４に読み込まれる前に
すなわち端子８０に制御パルスを印加してゲート８１，
８２，・・・・・・，８３を開く前に、同じ時系列に対
応する電荷転送素子Ｘｌ２〜Ｘ８２の出力Ｘ２を、装置
４３によりすなわち端子６１に制御パルスを印加してゲ
ート６２，・・・・・・６４を開くことにより電荷転送
素子４４の各コンデンサ７５，７７，・・・・・・７９
に読み込んでおく。従つて今入力された二次元アレーの
各列の電荷転送素子の特性を示すところの直流レベルＸ
２を基準レベルとして、次に端子８０に制御パルスを印
加してゲート８１，・・・・・・８３を開いて、二次元
アレーの並列出力Ａ２，Ｂ２・・・・・・Ｈ２を、電荷
転送素子４４の各コンデンサに読み込む。このようにし
て、並列直列変換用電荷転送素子４４の各コンデンサ７
５，７７，・・・・・・・・・７９には、電荷転送素子
Ｘｌ２〜Ｘ８２の出力直流レベルを基準レベルとして比
較補正された二次元アレーの各列の電荷転送素子の出力
が、直列出力としてクロツクパルスを端子６６，６７に
印加することにより、出力端子４５に得られるわけであ
る。なお、以上の説明では、簡単のため、並列直列変換
用電荷転送素子４４悄体における上述のような直流レベ
ルの異なる特性は考慮していない。また、第４図のよう
に二次元アレーの出力を直列出力として取り出す方式に
おいても、本発明は同様に実施できる。第１０図は、本
発明を上に述べたような直列出力取り出し方式の二次元
アレーに実施した一例を示すものである。

第１０図では、電荷転送素子Ｘｌ４〜Ｘ８４は、二次元
アレーの各列Ａｌ４〜Ａ８４，Ｂｌ４〜Ｂ８４・・・・
・・Ｈｌ４〜Ｈ８４のそれぞれと同数の転送段とほとん
ど等しい容量のキヤパシタをもつ電荷転送素子であり、
また、電荷転送素子５６は、並列直列変換用電荷転送素
子５５と同数の転送段とほぼ等しい容量のキヤパシタを
もつ補正用の電荷転送素子である。

今、入力端子４２にある一定の基準レベルとなる入力信
号を印加すると、電荷転送素子Ｘｌ４〜Ｘ８４によつて
シフトされ、Ｘ４には電荷転送素子Ｘｌ４〜Ｘ８４の特
性が現われる。また、入力端子６０にある一定の基準レ
ベルとなる入力信号を印加すると、補正用電荷転送素子
５６によつてシフトされ、出力端子Ｚ４には、電荷転送
素子５６の特性が現われる。従つて、二次元アレーの各
列の電荷転送素子Ａｌ４〜Ａ８４，Ｂｌ４〜Ｂ８４・・
・・・・，Ｈｌ４〜Ｈ８４の特性と、並列直列変換用電
荷転送素子５５の特性の両方の特性を等価的に検知でき
る出力が得られたことになる。こうして、二次元アレー
の出力信号の直列出力Ｙ４と、上に述べた基準レベル出
力Ｘ４およびＺ４とを、比較補正回路５７に印加して、
出力端子５８には、一定基準レベルのもとでの二次元ア
レー出力信号が得られる。上述のように、本発明によれ
ば、二次元アレーの直流レベルが変動することにより、
二次元アレーより得られる出力信号全体が変動する欠点
を補正し、一定基準レベルに対応する変動を含まない適
正な二次元アレー出力を得ることができる効果があり、
特に画像信号の処理の際に有効である。

以上はすべて、電荷転送素子としてバケツト・ブリゲー
ド素子を基本構造として用いた場合を説明したが、前述
したように、他の構造の電荷転送素子に対しても同じよ
うに本発明が適用できることは明らかである。

【図面の簡単な説明】

第１図はパケット・ブリゲード素子の基本回路構成図、
第２図は第１図の回路を半導体基板表面上に形成する場
合の基本構造の断面図、第３図は電荷転送素子を複数個
配設した二次元アレーの構成図で二次元アレー出力は並
列出力として取り出される場合を示し、第４図も電荷転
送素子を複数個配設した二次元アレーの構成図で二次元
アレーの出力は直列出力に直されて取り出される場合を
示している。第５図は前述の二次元アレーを構成する電荷転送素子の
転送段の各エレメントへ転送される電荷量が僅かに異な
つていることを説明するための各部波形図で、Ａは入力
波形ＶＩＮｓＢ，Ｃはクロツク信号φ１，φ２、Ｄはこ
れらの波形に対するＢＢＤ出力を示し、第６図は第５図
Ｄの出力より求めた上記電荷転送素子の各エレメントへ
転送される電荷量が僅かに異なることを示す特性図であ
る。第７図は本発明の一実施例の電荷転送素子よりなる
二次元アレーの構成図、第８図Ａ〜Ｄは第７図を説明す
るための第７図における各部の波形図、第９図は第７図
の具体回路構成図、第１０図は二次元アレーの出力が直
列出力で得られる場合の本発明の他の各実施例の構成図
である。４１，４２，４７，４８，５９，６０・・・・
・・・・・入力端子、４５，５２，５８・・・・・・・
・・出力端子、Ａ１〜Ａ８，Ｂｌ〜Ｂ８，・・・Ｈ１〜
Ｈ８，Ａｌ２〜Ａ８２，・・・Ｈｌ２〜Ｈ８２，Ａｌ３
〜Ａ８３，・・・，Ｈｌ３〜Ｈ８３，Ａｌ４〜Ａ８４，
・・・，Ｈｌ４〜Ｈ８４・・・・・・二次元アレーの各
列を構成する電荷転送素子。４４，４９，５５・・・・・・並列直列変換用電荷転送
素子、Ｘｌ２〜Ｘ８２，Ｘｌ４〜Ｘ８４・・・・・・二
次元アレーを構成する電荷転送素子と同等の電荷転送素
子、５０，５６・・・・・・並列直列変換用電荷転送素
子と同等の電荷転送素子、４４，５１，５７・・・・・
・出力比τ較補正回路。

Claims

【特許請求の範囲】

１複数個の電荷蓄積用のキャパシタを有し、一連の位
相を異にするクロック信号の制御の下で電荷を一つのキ
ャパシタから他のキャパシタに転送するように動作する
電荷転送素子を複数個配設して二次元アレーを構成し、
上記二次元アレーの各列の電荷転送素子と同数の転送段
とほぼ等しい容量のキャパシタを有する二次元アレーの
出力の直流レベル補正用の電荷転送素子を設け、さらに
、上記直流レベル補正用の電荷転送素子の出力直流レベ
ルを基準レベルとして上記二次元アレーの各列の電荷転
送素子の出力を読み出す比較補正手段を上記二次元アレ
ーの電荷転送素子の出力側に設け、上記直流レベル補正
用の電荷転送素子に所定信号を入力して得られた出力基
準電圧を、上記手段に印加することにより、上記二次元
アレーの各電荷転送素子より転送段損失による直流レベ
ルの変動を補正した出力を読出すことを特徴とする電荷
転送装置。