JPS6010338B2 - 多重仮想記憶制御方式 - Google Patents
多重仮想記憶制御方式Info
- Publication number
- JPS6010338B2 JPS6010338B2 JP56155011A JP15501181A JPS6010338B2 JP S6010338 B2 JPS6010338 B2 JP S6010338B2 JP 56155011 A JP56155011 A JP 56155011A JP 15501181 A JP15501181 A JP 15501181A JP S6010338 B2 JPS6010338 B2 JP S6010338B2
- Authority
- JP
- Japan
- Prior art keywords
- tlb
- multiple virtual
- virtual memory
- address
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はセグメント・テーブル・オリジン・スタック（
以下ＳＴＯスタックと称す）を有し、異なる仮想空間に
おける論理／実アドレス変換を単一のアドレス変換バッ
ファ（いわゆるＴＬＢ）を用いて行なうようにした多重
仮想記憶方式の情報処理システムにおいて、ＴＬＢを用
いてアドレス変換を行なう場合（以下ＴＬＢ・ＤＡＴと
称す）と、ＴＬＢを用いずに主記憶装置上のセグメント
・テーブル及びページ・テーブルを用いてアドレス変換
を行なう場合（以下テーブルＤＡＴと称す）との切換を
、ＳＴＯスタックにある空間ＩＤの値によって制御する
ものである。
以下ＳＴＯスタックと称す）を有し、異なる仮想空間に
おける論理／実アドレス変換を単一のアドレス変換バッ
ファ（いわゆるＴＬＢ）を用いて行なうようにした多重
仮想記憶方式の情報処理システムにおいて、ＴＬＢを用
いてアドレス変換を行なう場合（以下ＴＬＢ・ＤＡＴと
称す）と、ＴＬＢを用いずに主記憶装置上のセグメント
・テーブル及びページ・テーブルを用いてアドレス変換
を行なう場合（以下テーブルＤＡＴと称す）との切換を
、ＳＴＯスタックにある空間ＩＤの値によって制御する
ものである。
通常はアドレス変換時間を最短にするため、先先ずＴＬ
Ｂによる変換を試み、もしＴＬＢに該当実アドレスが存
在しないときにテーブルＤＡＴを行なうようにされる。
Ｂによる変換を試み、もしＴＬＢに該当実アドレスが存
在しないときにテーブルＤＡＴを行なうようにされる。
しかし、ＴＬＢが故障した場合や保守・試験等のために
一時的にＴＬＢを切離したいときなど、積極的にＴＬＢ
を用いたくない場合が存在する。従来このようなＴＬＢ
の切離しは、特別にモードを設けて行なうか、或いはＴ
ＬＢ中のェントリを常にィンバリッドにして（即ち常に
ＴＬＢフオルトになるようにしつつ）通常どうりのＤＡ
Ｔを行なうかしていた。前者の方式はモード制御ビット
が余計に必要になり、また後者の方式はＴＬＢをィンバ
リッドに保つ処理が必要なこと及びＴＬＢアクセス時間
が必らず入ること等の欠点があった。本願はこのような
欠点を解消することを目的とし、ＳＴＯスタック中の空
間ＩＤの値によりＴＬＢ・ＤＡＴとテーブルＤＡＴを切
換えるものである。
一時的にＴＬＢを切離したいときなど、積極的にＴＬＢ
を用いたくない場合が存在する。従来このようなＴＬＢ
の切離しは、特別にモードを設けて行なうか、或いはＴ
ＬＢ中のェントリを常にィンバリッドにして（即ち常に
ＴＬＢフオルトになるようにしつつ）通常どうりのＤＡ
Ｔを行なうかしていた。前者の方式はモード制御ビット
が余計に必要になり、また後者の方式はＴＬＢをィンバ
リッドに保つ処理が必要なこと及びＴＬＢアクセス時間
が必らず入ること等の欠点があった。本願はこのような
欠点を解消することを目的とし、ＳＴＯスタック中の空
間ＩＤの値によりＴＬＢ・ＤＡＴとテーブルＤＡＴを切
換えるものである。
以下図面により詳説する。図中、１は論理アドレスレジ
スタ、２はＳＴＯスタツクで２１はセグメント・ィンデ
クス記憶部、２２は空間ＩＤ記憶部、３は一致検出器、
４はしジスタ、５は空間ＩＤ発生器、６はＴＬＢで６１
はィンデクス記憶部、６２は実アドレス記憶部、７は一
致検出器、８はしジスタ、９は本発明により設けられる
ＩＤ検出器、１０はテーブルＤＡＴ制御部である。
スタ、２はＳＴＯスタツクで２１はセグメント・ィンデ
クス記憶部、２２は空間ＩＤ記憶部、３は一致検出器、
４はしジスタ、５は空間ＩＤ発生器、６はＴＬＢで６１
はィンデクス記憶部、６２は実アドレス記憶部、７は一
致検出器、８はしジスタ、９は本発明により設けられる
ＩＤ検出器、１０はテーブルＤＡＴ制御部である。
論理アドレスのセグメントアドレス部の一部でＳＴＯス
タック２を索引し、一致するィンデスクが存在するとそ
れに対応する空間ＩＤをレジスタ４へセットする。
タック２を索引し、一致するィンデスクが存在するとそ
れに対応する空間ＩＤをレジスタ４へセットする。
ＴＬＢ６は論理アドレスのページアドレス部の一部（及
びセグメントアドレスの一部をハッシュしてもよい）で
索引されるが、ィンデスクの一部として空間ＩＤも含ん
でおり、レジスタ４の空間ＩＤとの一致を条件にＴＬＢ
ヒットノフオルトを判定する。ＴＬＢヒット時には対応
する実ページ・アドレスが６２からしジスタ８へセット
される。，またＴＬＢフオルトのときにはテーブルＤＡ
Ｔ制御部を起動してテーブルＤＡＴが行なわれる。ここ
までは従釆公知の方式と同様であり、更に詳しくは特公
昭母−２５７７４号公報等を参照されたい。本発明にお
いてはしジスタ４への空間ｍ出力を検出器９にて監視し
、その値が例えばオール“０”（従来は無効な値として
いた）であるとＴＬＢアクセスは行なわず、直ちにテー
ブルＤＡＴ制御部１０を起動してテーブルＤＡＴを行な
う。
びセグメントアドレスの一部をハッシュしてもよい）で
索引されるが、ィンデスクの一部として空間ＩＤも含ん
でおり、レジスタ４の空間ＩＤとの一致を条件にＴＬＢ
ヒットノフオルトを判定する。ＴＬＢヒット時には対応
する実ページ・アドレスが６２からしジスタ８へセット
される。，またＴＬＢフオルトのときにはテーブルＤＡ
Ｔ制御部を起動してテーブルＤＡＴが行なわれる。ここ
までは従釆公知の方式と同様であり、更に詳しくは特公
昭母−２５７７４号公報等を参照されたい。本発明にお
いてはしジスタ４への空間ｍ出力を検出器９にて監視し
、その値が例えばオール“０”（従来は無効な値として
いた）であるとＴＬＢアクセスは行なわず、直ちにテー
ブルＤＡＴ制御部１０を起動してテーブルＤＡＴを行な
う。
このように本発明では簡単なオール“０”検出器を設け
るのみで、特殊なモードを設けたり、ＴＬＢに特殊な処
理をなしても、容易にＴＬＢの切離しが行なえる。なお
、ＳＴＯスタック２へのＩＤ値の設定は、一般にはｍ発
生器５中にカゥンタを有し、新規の空間を用いる錆にそ
の値を設定するとともにカウント値を更新しておくよう
にされる。
るのみで、特殊なモードを設けたり、ＴＬＢに特殊な処
理をなしても、容易にＴＬＢの切離しが行なえる。なお
、ＳＴＯスタック２へのＩＤ値の設定は、一般にはｍ発
生器５中にカゥンタを有し、新規の空間を用いる錆にそ
の値を設定するとともにカウント値を更新しておくよう
にされる。
本発明のようなオール“０”への設定に当たってはカゥ
ンタ出力をゲートでインヒビツトすればよい。またＴＬ
Ｂの故障時や保守時には、すべての仮想空間についてテ
ーブルＤＡＴをさせるため、ＳＴＯスタツク中のすべて
の空間ＩＤをオール“０”にするが、診断目的の場合に
よっては特定の仮想空間についてのみテーブルＤＡＴを
行なわせ、他の仮想空間については通常どうりＴＬＢ・
ＤＡＴを行なわせるようにすることも可能である。
ンタ出力をゲートでインヒビツトすればよい。またＴＬ
Ｂの故障時や保守時には、すべての仮想空間についてテ
ーブルＤＡＴをさせるため、ＳＴＯスタツク中のすべて
の空間ＩＤをオール“０”にするが、診断目的の場合に
よっては特定の仮想空間についてのみテーブルＤＡＴを
行なわせ、他の仮想空間については通常どうりＴＬＢ・
ＤＡＴを行なわせるようにすることも可能である。
図は本発明の一実施例ブロック図であり、１は論理アド
レスレジスタ、２はＳＴＯスタック、６はＴＬＢ、９は
本発明による空間ｍ検出器、１ ０はテーブルＤＡＴ制
御部である。
レスレジスタ、２はＳＴＯスタック、６はＴＬＢ、９は
本発明による空間ｍ検出器、１ ０はテーブルＤＡＴ制
御部である。
Claims (1)
- １ 仮想空間ＩＤを定義するセグメント・テーブルオリ
ジン・スタツクを有する多重仮想記憶方式の情報処理シ
ステムにおいて、上記仮想空間ＩＤが特定の値のときに
はアドレス変換バツフアを用いずに、直ちに主記憶中の
セグメント・テーブル及びページ・テーブルを用いたア
ドレス変換を行なって実アドレスを求めるようにしたこ
とを特徴とする多重仮想記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155011A JPS6010338B2 (ja) | 1981-09-30 | 1981-09-30 | 多重仮想記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155011A JPS6010338B2 (ja) | 1981-09-30 | 1981-09-30 | 多重仮想記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856280A JPS5856280A (ja) | 1983-04-02 |
| JPS6010338B2 true JPS6010338B2 (ja) | 1985-03-16 |
Family
ID=15596728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155011A Expired JPS6010338B2 (ja) | 1981-09-30 | 1981-09-30 | 多重仮想記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010338B2 (ja) |
-
1981
- 1981-09-30 JP JP56155011A patent/JPS6010338B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856280A (ja) | 1983-04-02 |
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