JPS6013538B2 - Variable calculation method - Google Patents
Variable calculation methodInfo
- Publication number
- JPS6013538B2 JPS6013538B2 JP52046617A JP4661777A JPS6013538B2 JP S6013538 B2 JPS6013538 B2 JP S6013538B2 JP 52046617 A JP52046617 A JP 52046617A JP 4661777 A JP4661777 A JP 4661777A JP S6013538 B2 JPS6013538 B2 JP S6013538B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- control
- crc
- storage device
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004364 calculation method Methods 0.000 title claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 2
- 101150064138 MAP1 gene Proteins 0.000 description 1
- 238000011181 container closure integrity test Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は情報通信における通信制御装置、特に情報の誤
り制御を行なうＣＲＣ方式（循環冗長符号方式）におい
て、初期状態のプリセットを任意に選択することのでき
る可変演算方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a communication control device in information communication, and particularly to a variable arithmetic system that can arbitrarily select an initial state preset in a CRC system (cyclic redundancy code system) for controlling errors in information. .
情報通信の分野における極めて有用な誤り制御のための
冗長符号構成の１つとして、ＣＲＣ方式が広く実用され
ている。この方式は、送受するデータを生成多項式で除
算して、その剰余を求める演算方式であり、例えば、従
来よく知られている方式として、１つは、剰余の初期値
をオール“０”に設定する方法、他に、ＩＳＯの東京会
議で提案された剰余の初期値をオール“１”に設定する
方法、さらにまた、特定のパターンを剰余の初期値とす
る方法等が考えられている。しかし、現在のところ、ど
のような方式にするか未だに統一されるに至っていない
。いずれにしても、各種の情報伝送方式、または各種端
末と比較的自由に接続され、その多様性を吸収して上位
計算装置に接続する事によって、後者の計算能力を最大
限に発揮させることを使命の１つとする通信制御装置に
とって、ある特定の方式のみに適合するとか、方式によ
って回線収容位贋が固定されるとか、または使用の途上
で方式の変更が必要となった時に、ハードウェアの変更
を伴うという事では実用上好ましくない。又、更に複数
個の回線が接続されている場合、その接続される回線の
演算方式を全て、同じように制約してしまうことも実用
上好ましくないことは言うまでもない。本発明の目的は
、複数の回線上に送受される情報の誤りを制御するのに
、ＣＲＣ方式による初期状態のプリセットを任意に選択
することのできる可変演算方式を提供するにある。The CRC method is widely used as one of the extremely useful redundant code structures for error control in the field of information communication. This method is an arithmetic method that divides the data to be sent and received by a generator polynomial and calculates the remainder.For example, one of the conventionally well-known methods is to set the initial value of the remainder to all "0". In addition, there is a method proposed at the ISO Tokyo meeting in which the initial values of the remainder are set to all "1", and a method in which a specific pattern is set as the initial value of the remainder. However, at present, the method has not yet been unified. In any case, it is possible to maximize the computing power of the latter by connecting relatively freely to various information transmission methods or terminals, absorbing their diversity, and connecting to higher-level computing devices. For communication control equipment, which is one of its missions, when the hardware is compatible only with a certain method, when the line capacity is fixed depending on the method, or when it is necessary to change the method during use, it is necessary to change the hardware. It is not desirable in practical terms because it involves changes. Furthermore, when a plurality of lines are connected, it goes without saying that it is not practical to restrict the calculation methods of all the connected lines in the same way. SUMMARY OF THE INVENTION An object of the present invention is to provide a variable calculation method that can arbitrarily select an initial state preset based on a CRC method in order to control errors in information transmitted and received over a plurality of lines.
本発明の特徴は、接続される複数の回線に対応して設け
られる回線制御藷を記憶する記憶装置と、その回線制御
語に含まれる特定の制御ビットをプログラムの制御によ
り書き替える手段と、上記書き替えられた制御ビットに
よって、その初期状態を全ビット“０”、全ビット“１
”、または特定パターンのいずれにもブリセットできる
ＣＲＣ演算回路とによって構成された点にあり、これに
よって、回線上に送受される情報の誤りを制御するＣＲ
Ｃ方式によるプリセットが、“０”ブリセット方式か“
１”プリセット方式かのいずれか１つに制約されること
から開放される。The present invention is characterized by: a storage device for storing line control words provided corresponding to a plurality of lines to be connected; means for rewriting specific control bits included in the line control words under control of a program; The rewritten control bits change the initial state to all bits “0” and all bits “1”.
”, or a CRC calculation circuit that can be preset to any specific pattern, thereby controlling errors in information sent and received over the line.
Is the preset using the C method the “0” preset method?
1” preset method.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を構成図によって示したも
のであり、回線＃ｉ（ｉ＝０〜ｎ）毎に設けられた回線
制御語１は接続される回線＃０〜＃ｎに対応して、記憶
装置２の中に記憶される。一方、回線上の情報は、回線
接続装置ＬＵＴ（本図には示されてない）に於て時分割
多重化されて、接続線３に導かれ、ＣＲＣ演算回路４に
入力される。また、記憶装置２から論出しレジスタ５に
読み出された回線制御語はＣＲＣ演算の中間結果を示す
情報６と、上記回線のＣＲＣ方式が“０”プリセット方
式か“１”プリセット方式かを示す制御ビット７とを有
し、これらのいずれもがＣＲＣ演算回路４に入力線８，
９およびＩＱを通して与えられる。また、ＣＲＣ演算回
路４の出力は接続線１１を通し、再び、記憶装置２の中
の上記回線に対応する番地に再訪臆される。一方、論理
回路１２は、回線制御語１の上において、８ビット単位
の情報からなるオクテットの生成分解、回線制御、回線
監視など、従来とも一般に回線制御装置に於て実施され
ているような機能をもっと共に、プログラム制御部（本
図には示されていない）からの制御線１３により、任意
の回線制御語１に含まれる制御ビット７を任意に書き替
える機能を賦与されている。なお、本実施例においては
、ＣＲＣ方式によるオール“１”とオール“０”のいず
れにもプリセットできる方式について述べたが、勿論、
ＣＲＣ方式による生成多項式の演算方式による選択が可
能であることは言うまでもない。FIG. 1 shows a configuration diagram of an embodiment of the present invention, in which a line control word 1 provided for each line #i (i=0 to n) is connected to the line #0 to #n to be connected. is stored in the storage device 2 in correspondence with the above. On the other hand, information on the line is time-division multiplexed in a line connection device LUT (not shown in this figure), guided to a connection line 3, and input to a CRC calculation circuit 4. The line control word read from the storage device 2 to the logical register 5 also contains information 6 indicating the intermediate result of the CRC operation and indicating whether the CRC method of the line is the "0" preset method or the "1" preset method. control bits 7, both of which are connected to the CRC calculation circuit 4 through input lines 8,
9 and given through IQ. Further, the output of the CRC calculation circuit 4 is passed through the connection line 11 and revisited again to the address corresponding to the above-mentioned line in the storage device 2. On the other hand, the logic circuit 12 performs functions such as generation and decomposition of octets consisting of 8-bit information, line control, and line monitoring on the line control word 1, which are generally performed in conventional line control devices. In addition, a function is provided to arbitrarily rewrite the control bit 7 included in any line control word 1 by means of a control line 13 from a program control section (not shown in this figure). In this embodiment, a method has been described in which the CRC method can be preset to either all "1" or all "0", but of course,
It goes without saying that selection can be made based on the calculation method of the generator polynomial using the CRC method.
このＣＲＣ方式による演算において、例えば、ＩＳＯ（
国際標準化機構）ＴＣ９７におけるＦＣＳ（Ｆ的ｍｅＣ
ｈｅｃｋ Ｓｅｑ雌ｎｃｅ）の規定を引用すると、ＦＣ
Ｓは、ｘ１６０（ｘ）＋ｘｋ（ｘ１５十×１４十……十
〆十×１十１） …
……【１１を次式、
２０ｘ１６Ｇ（ｘ）＋ｘぜ十ｘ１４十・・・・
・・十ｘ２十ｘ１十１）＝Ｑ（Ｐ（ｘ）に見られるよう
に、生成多項式Ｐ（ｘ）で２進割算した結果得られる剰
余Ｒ（ｘ）の１の補数として定義されている。In calculations using this CRC method, for example, ISO (
International Organization for Standardization) FCS (F meC) in TC97
FC
S is x160 (x) + xk (x150 x 140...10 x 11)...
...[11 is the following formula,
20x16G(x)+xze1x140...
...10 x 20 There is.
式■において、Ｒ（ｘ）はＦＣＳである。このことから
判るように、上述のオール“１”とオール“０”のいず
れにもプリセットできる方式とは、式｛２）による演算
において、生成多項式Ｐ（ｘ）で除算を行う際の剰余の
初期値をオール“１”がオ−ル“０”に選択的に設定す
ることの実現方法を指したものである。なお、ＣＣＩＴ
Ｔでは、Ｐ（ｘ）＝ｘ１６十ｘ８十×５十１を使用して
いるものもあり、別のシステムではＰ（ｘ）＝×１６十
ｘｌ０十ず十×２十１を使用しているものもあるが、い
ずれにしても、このＰ（ｘ）をプログラム制御部からの
指示により指定できるようになっている。以上に説明し
たように、本発明の可変演算方式によれば、ＣＲＣ方式
における制御信号の初期状態のプリセットを任意に選ぶ
ことがでるから、ハードウェアの選択、または取替え等
の面倒が無くなり、性能的な利用価値はもとより経済的
に見ても、その得られる効果は大きい。In formula (2), R(x) is FCS. As can be seen from this, the above-mentioned method that can be preset to either all "1" or all "0" is the method of presetting the remainder when dividing by the generator polynomial P(x) in the calculation using equation {2). This refers to a method for selectively setting initial values from all "1" to all "0". In addition, CCIT
In T, some systems use P(x) = x 16 x 8 x 5 x 1, and other systems use P(x) = x 16 x l0 x 1 x 2 x 1. However, in any case, this P(x) can be specified by an instruction from the program control section. As explained above, according to the variable calculation method of the present invention, it is possible to arbitrarily select the preset initial state of the control signal in the CRC method, eliminating the trouble of selecting or replacing hardware, and improving performance. The benefits are significant, not only in terms of practical value but also economically.
第１図は本発明による可変演算方式の一実施例を示す構
成図である。
記号の説明：１・・・・・・回線制御語、２・・・・・
・記憶装置、３・・・・・・接続線、４・・・・・・Ｃ
ＲＣ演算回路、５・・・・・・議出しレジスタ、６…・
・・ＣＲＣ演算の中間結果を示す情報、７…・・・制御
ビット、８，９，１０・・・・・・入力線、１１…・・
・接続線、１２・・・・・・論理回路、１３・・・・・
・制御線。
界１図FIG. 1 is a block diagram showing an embodiment of the variable calculation method according to the present invention. Explanation of symbols: 1...Line control word, 2...
・Storage device, 3...Connection line, 4...C
RC calculation circuit, 5... Proposal register, 6...
...Information indicating intermediate results of CRC calculation, 7...Control bit, 8,9,10...Input line, 11...
・Connection line, 12...Logic circuit, 13...
・Control line. World map 1
Claims (1)
制御する通信制御装置に於て、前記各回線に対応して設
けられた回線制御語を記憶する記憶装置と、該回線制御
語に含まれている特定の制御ビツトをプログラムの制御
により書き替える手段と、該書き替えられた制御ビツト
によって、初期状態を予められた符号パターンにプリセ
ツトするＣＲＣ演算回路とを有し、これによって前記回
線上に送受される情報の誤り制御を回線対応に選択する
ようにしたことを特徴とる可変演算方式。1. In a communication control device that is connected to a plurality of lines and controls the transmission and reception of information on the same lines, a storage device that stores line control words provided corresponding to each line, and a storage device that stores line control words, It has means for rewriting specific control bits included under the control of a program, and a CRC calculation circuit that presets an initial state to a predetermined code pattern using the rewritten control bits. A variable calculation method characterized by selecting error control for information sent and received on a line depending on the line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52046617A JPS6013538B2 (en) | 1977-04-22 | 1977-04-22 | Variable calculation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52046617A JPS6013538B2 (en) | 1977-04-22 | 1977-04-22 | Variable calculation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53131709A JPS53131709A (en) | 1978-11-16 |
| JPS6013538B2 true JPS6013538B2 (en) | 1985-04-08 |
Family
ID=12752248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52046617A Expired JPS6013538B2 (en) | 1977-04-22 | 1977-04-22 | Variable calculation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013538B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720831A (en) * | 1985-12-02 | 1988-01-19 | Advanced Micro Devices, Inc. | CRC calculation machine with concurrent preset and CRC calculation function |
| GB9515741D0 (en) * | 1995-08-01 | 1995-10-04 | Plessey Semiconductors Ltd | Data transmission systems |
| US8812706B1 (en) | 2001-09-06 | 2014-08-19 | Qualcomm Incorporated | Method and apparatus for compensating for mismatched delays in signals of a mobile display interface (MDDI) system |
| EP1680904A1 (en) | 2003-10-15 | 2006-07-19 | QUALCOMM Incorporated | High data rate interface |
| US8873584B2 (en) | 2004-11-24 | 2014-10-28 | Qualcomm Incorporated | Digital data interface device |
| CA2588717C (en) * | 2004-11-24 | 2013-11-12 | Qualcomm Incorporated | Systems and methods for digital data transmission rate control |
| US8692838B2 (en) | 2004-11-24 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
| US8692839B2 (en) | 2005-11-23 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
-
1977
- 1977-04-22 JP JP52046617A patent/JPS6013538B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53131709A (en) | 1978-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6013538B2 (en) | Variable calculation method | |
| EP0843893A1 (en) | A microcontroller having an n-bit data bus width with less than n i/o pins and a method therefor | |
| CA2042798C (en) | Viterbi decoder | |
| ITMI20011533A1 (en) | PROCEDURE AND DEVICE FOR COMMANDING OPERATING PERFORMANCES | |
| US4368533A (en) | Error data correcting system | |
| US5602767A (en) | Galois field polynomial multiply/divide circuit and a digital signal processor incorporating same | |
| US5768309A (en) | Unified trellis encoder | |
| JP2796217B2 (en) | Data transmission equipment | |
| JPS60230732A (en) | Circuit multiplexing crc code generating device | |
| JPH08115268A (en) | Memory circuit device | |
| JPS6269346A (en) | Program setting method for input and output controller | |
| JPH0629952A (en) | Crc check system for time division multiplex line | |
| KR0164118B1 (en) | Lookup table control apparatus using lancam, method of lookup, connection setup, and connection cancelation using the former apparatus | |
| JPS5944191A (en) | Information transmitter | |
| US5897668A (en) | Memory system for storing information data and state-of-radio-transmission data | |
| JPH0448306B2 (en) | ||
| JP2758629B2 (en) | Memory position setting device | |
| SU1083234A1 (en) | Memory test check device | |
| Rathbone | Flexible Format Generator Design Techniques | |
| KR970002786B1 (en) | Packet connection device | |
| KR100192776B1 (en) | Memory sharing circuit | |
| JPH0677740A (en) | Envelope signal generation circuit and linear transmitter | |
| JPH0235851A (en) | Communication line diagnosing circuit | |
| JPH0226252B2 (en) | ||
| JPS6111493B2 (en) |