JPS6014382B2 - データ転送装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、情報処理装置システムのデータ転送装置（チ
ャネル）に関し、特にデータ転送先の主記憶アドレスお
よび転送データ量を指令されてデータ転送動作を行うチ
ャネルにおける正当性保証の方式に関する。

一般にチャネルでは、データ転送開始主記憶アドレスと
総転送語数の指定を含むデータ転送指令語が与えられる
と、入出力装置の動作速度と、そのチャネルのバッファ
能力に応じて適当な頻度で主記憶へのアクセスが行われ
る。

その際には、１語（１回の主記憶アクセスで読み書きさ
れるデータの単位）の読み出し又は書込みを行う度毎に
主記憶アドレスの更新を行い、更に転送語数から１を減
じて残り転送語数の更新を行って〜次のデータ転送と主
記憶へのアクセスの制御を行っている。従釆、この種の
チャネルでは、上記主記憶アドレスの更新および残り転
送語数の更新はそれぞれのタイミングで一般に知られる
加減算回路を用いて実行され、この加減算結果の正当性
チェックは行われなかったり、行われるとしてもパリテ
ィ予知機能付の加減算回路によるパリティチェックが主
体であった。

このパリティチェック方式によると、パリティ予知機能
のために加減算回路系の金物量の増大、演算速度の低下
のほか複数ビット誤りを検出する能力に欠けるという欠
点があった。本発明は従来の上記事情に鑑みてなされた
ものであり、従って本発明の目的は、デ「タ転送先アド
レスと転送語数の両者の更新結果を一括してチェックす
ることにより、上記欠点を除去し、金物の大坪魔な増加
、演算速度の低下を招くことなく、更新結果の複数ビッ
ト誤りも検出し得る正当性チェック機能を具備した新規
なデータ転送装置を提供することにある。本発明によれ
ば、入出力装置と主記憶装置の間で指令語の指定により
主記憶アドレスの昇厭又は降順にデータ転送を行う情報
処理装置において、昇順のデータ転送の指令を受取る度
にデータ転送指令語に含まれるデータ転送開始主記憶ア
ドレスと総転送語数との和を、降順のデータ転送指令を
受取る度に前記データ転送開始アドレスと総転送語数の
差を、その指令によるデータ転送が完了するまで保持す
る定数レジスタ、データ転送動作に応じて更新された主
記憶アドレスと残り転送語数とを入力として、昇順のデ
ータ転送に対しては和を、降順のデータ転送に対しては
差を、データ転送のための主記憶へのアクセスの度毎に
出力する演算回路とを設け、該演算回路出力と、前記定
数レジスタの内容を比較回路により比較し、不一致を検
出したら主記憶へのアクセスを制限するように構成され
たデータ転送装贋が与えられ、その結果、より厳密な正
当性チェックと、故障の波及防止が容易に実現される。

次に本発明をその良好な一実施例について図面を参照し
ながら具体的に説明する。

第１図は本発明に使用されるデータ転送指令語りストア
ドレス内のデータ転送指令語アドレスの構成を示す図、
２図は本発明に使用される第１データ転送指令語内のデ
ータ転送開始主記憶アドレス及び第２データ転送指令語
内の総転送語数の構成を示す図である。

第１図に示すデータ転送指令語りストアドレスに含まれ
るデータ転送指令語アドレスにより、第２図に示す第１
データ転送指令語、第２データ転送指令語を主記憶より
自動的にフェッチしてデータ転送を行うチャネルにおい
て、前記第１データ転送指令語にはデータ転送開始主記
憶アドレスが、前記第２データ転送指令語には総転送語
数がそれぞれ含まれる。第３図は本発明の一実施例を示
すブロック構成図である。

本発明の一実施例は、入力端子１００に入力した主記憶
からのデータをバッファリングするレジスタ１０１の出
力と演算回路１０９の出力を入力とし、選択アドレス信
号２００により選択された信号をレジスタ１０３「レジ
スタ１０４、レジスタ１０５、定数レジスタ１０６に出
力する選択回路１０２と、レジス夕１０３、レジスタ１
０４、レジスタ１０５の出力信号を入力とし、選択アド
レス信号２０２，２０３により選択された信号を演算回
路１０９に出力する選択回路１０７と、レジスタ１０５
の出力信号と更新定数指定信号１１２を入力とし、選択
アドレス信号２０１により選択された信号を演算回路１
０９に出力する選択回路１０８と、選択回路１０７，１
０８の出力を入力とし、選択回路１０７の値に選択回路
１０８の値を加算した値を、又は選択回路１０７の値か
ら選択回路１０８の値を減算した値を、選択回路１０２
、比較回路１１０に出力する演算回路１０９と、定数レ
ジスタ１０６、演算回路１０９の出力信号を入力とし、
両信号の値が−致しない時に、比較エラー信号１１１を
出力する比較回路１ １０と、前記比較エラー信号１
１ １を入力とし、比較エラーであれば主記憶へのアク
セス動作を制御するメモリアクセス制御回路１１３とか
ら構成される。次に本実施例の動作を説明する。

昇順のデータ転送において、あらかじめ決められた主記
憶領域から、前記データ転送指令語りストアドレスを謙
取ると、主記憶からのデータは入力端子１００、レジス
夕１０１、選択回路１０２を介してレジスタ１０３に格
納される。

レジスタ１０３に格納された前記データ転送指令語りス
トアドレスに含まれる前記データ転送指令語アドレスに
より、レジスタ１０３は前記第１、第２データ転送指令
語を主記憶から読取る要求を主記憶に出す。

次に選択回路１０７はしジスタ１０３の出力を、選択回
路１０８は更新定数指定信号１１２を選択し、演算回路
１０９でそれらの信号の加算を行い、その演算結果を選
択回路１０２を介してレジスタ１０３に格納する。主記
憶から前記第１、第２データ転送指令語が送られて来る
と、入力端子ＩＱ０、レジスター０１、選択回路１０２
を介して、前記第１データ転送指令語はしジスタ１０４
へ、前記第２データ転送指令語はしジスタ１０５へそれ
ぞれ格納される。次いで選択回路１０７はしジスタ１０
４の出力を、選択回路１０８はしジスタ１０５の出力を
選択し、演算回路１０９でレジスタ１０４に格納されて
いる前記第１データ転送指令語に含まれる前記データ転
送開始主記憶アドレスと、レジスタ１０５に格納されて
いる前記第２データ転送指令語に含まれる前記総転送語
数とを加算し、その演算出力を選択回路１０２を介して
定数レジスタ１０６に格納する。

次にレジスタ１０４に格納されている前記第１データ転
送指令語に含まれる主記憶アドレスにより主記憶にデー
タを転送する度毎に選択回路１０７はしジスタ１０４の
主記憶アドレスを、選択回略１０８は更新定数指定信号
１１２を選択し、それらの信号を演算回路１０９により
加算し、その演算出力を選択回路１０２を介してレジス
タ１０４に格納し、主記憶アドレス更新が終了する。

前記主記憶アドレス更新が終了すると、選択回路１０７
はしジスタ１０５の転送語数を選択し、選択回路１０８
は更新定数指定信号１１２を選択し、演算回路１０９で
選択回路１０７の値から選択回路１０８の値を減算し、
その演算出力を選択回路１０２を介してレジスタ１０５
に格納し、残り転送語数の更新が終了する。前記残り転
送語数の更新が終了すると、選択回路１０７はしジスタ
１０４の更新されたま記憶アドレスを、選択回路１０８
はしジスタ１０５の更新された残り転送語数をそれぞれ
選択し、それらを演算回路１０９で加算する。

演算回路１０９の演算出力と、定数レジスタ１０６の値
とを比較回路１ １０で比較し、一致しなければ比較エ
ラー信号１１１をメモリアクセス制御回路１１３に送出
し、主記憶が破壊されないように主記憶へのアクセス動
作を制御する。他方、降順のデータ転送においては、前
記昇順データ転送における第１データ転送指令語に含ま
れるデータ転送開始主記憶アドレスと、第２データ転送
指令語に含まれる総転送語数の加算結果を定数レジスタ
１０６に入れる替りに、前記データ転送開始主記憶アド
レスから総転送語数を減算した値を定数レジスタ１０６
に入れる事と、前記昇順データ転送における主記憶アド
レス更新における主記憶アドレスと、更新定数指定信号
の加算結果をレジスタ１０４に格納する替りに、主記憶
アドレスから更新定数指定信号を減算し、その演算結果
をレジスタ１０４に格納する事と、昇順データ転送にお
ける更新された主記憶アドレスと更新された残り転送語
数の加算結果を定数レジスタ１０６と比較する替りに、
更新された主記憶アドレスから更新された残り転送語数
を減算した値と定数レジスタ１０６とを比較する事とを
除いては、本発明は以上説明したように、データ転送指
令語に含まれるデータ転送開始主記憶アドレスと総転送
語数の和又は差を定数レジス外こ記憶し、転送する度毎
に更新される主記憶アドレスと、残り転送語数との和又
は差を演算し、その演算出力を前記定数レジスタと比較
し、更新された主記憶アドレスと残り転送語数の誤りを
検出したならば主記憶へのアクセス動作を制限するよう
礎成することにより、チャネルの主要な制御動作である
主記億アドレスと残り車嵐送語数の更新の総合的なチェ
ックが一挙に実施でき、結果としてチャネル動作の正当
性確認及び誤動作時の障害波及防止が実現できる効果が
ある。

以上本発明はその良好な一実施例について説明されたが
、それは単なる例示的なものであり、ここで説明された
実施例によってのみ本願発明が限定されるものでないこ
とは勿論である。

【図面の簡単な説明】

第１図は本発明にて使用されるデータ転送指令語りスト
アドレス内のデータ転送指令語アドレスの構成を示す図
、第２図は本発明にて使用される第１データ転送指令語
内のデータ転送開始主記憶アドレスおよび第２データ転
送指令語内の総転送語数の機成を示す図、第３図は本発
明の一実施例を示すブロック構成図である。 １００・・…・入力端子、１０１・・・・・・主記憶か
らのデータをバッファリングするレジスタ、１０２……
選択回路、１０３・・・・・・データ転送指令語りスト
アドレスレジスタ、１０４・・・・・・第１データ転送
指令議しジスタ、１０５・・・・・・第２データ転送指
令議しジスタ、１０６・・…・定数レジスタ、１０７，
１０８・・・・・・選択回路、１０９・・・・・・演算
回路、１１０…・・・比較回路、１ １ １・・・・・
・比較エラー信号、１ １２…．・・更新定数指定信号
、１１３・…・・メモリアクセス制御回路、２００・・
・・・・選択回路１０２の選択アドレス信号、２０１・
・・・・・選択回路１０８の選択アドレス信号、２０２
，２０３・・・・・・選択回路１０７の選択アドレス信
号。 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １ 入出力装置と主記憶装置の間で指令語の指定により
   主記憶アドレスの昇順又は降順にデータ転送を行う情報
   処理装置に於て、昇順のデータ転送の指令を受取る度に
   データ転送指令語に含まれるデータ転送開始主記憶アド
   レスと総転送語数との和を、降順のデータ転送指令を受
   取る度に前記データ転送開始主記憶アドレスと総転送語
   数の差を、その指令によるデータ転送が完了するまで保
   持する定数レジスタと、データ転送動作の直後に更新さ
   れる主記憶アドレスと残り転送語数とを入力としてデー
   タ転送のための主記憶へのアクセスの度毎に昇順のデー
   タ転送に対しては和を、降順のデータ転送に対しては差
   を出力する演算回路と、該演算回路の出力と前記定数レ
   ジスタの内容とを比較する比較回路とを有し、該比較回
   路の出力に従つて主記憶へのアクセス動作を制御するこ
   とを特徴とするデータ転送装置。