JPS601699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS601699A JPS601699A JP58109018A JP10901883A JPS601699A JP S601699 A JPS601699 A JP S601699A JP 58109018 A JP58109018 A JP 58109018A JP 10901883 A JP10901883 A JP 10901883A JP S601699 A JPS601699 A JP S601699A
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- Japan
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- memory
- data bit
- selector
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、メモリ内で発生するビット誤りを誤り訂正符
号を用い”Ｃ自動的に訂正する自己訂正回路を有する半
導体記憶装置において、セレクタの回路面積の小規模化
を図れる半導体記憶装置に関するものである。
号を用い”Ｃ自動的に訂正する自己訂正回路を有する半
導体記憶装置において、セレクタの回路面積の小規模化
を図れる半導体記憶装置に関するものである。
技術の背景
半導体メモリ内で発生するピツト誤りを自動的に訂正す
る回路を内蔵した半導体記憶装置として、水平垂直パリ
ティチェック符号を一本のワード線く二接続している複
数の一メモリセルに適用させることにより、ピット誤り
を自己訂正する半導体記憶装置は先、に提案している（
特願昭５６−３７２２３号）。
る回路を内蔵した半導体記憶装置として、水平垂直パリ
ティチェック符号を一本のワード線く二接続している複
数の一メモリセルに適用させることにより、ピット誤り
を自己訂正する半導体記憶装置は先、に提案している（
特願昭５６−３７２２３号）。
第１図（α）、（ｈｌはその原理説明図で４×４のマト
リックス上に配置した１６個のデータビットに対する水
平パリティビットをαで示し、垂直パリティビットをｋ
で示す。ここでデータビットおよびパリティビットα、
ｂを第１図（ａｌの破線で示す如く移動させると、同２
次元マトリックスは第１図（Ａ＋のような１１次元マト
リックスに変換することができる。従って、第１図（ｈ
）の１次元マトリックスにおける２４ビツトのうち、上
位１６ビツトの中の任意の１ビツトの誤りは、第１図（
ｈ）の実線で示すグループ毎に下位８ピツトのパリティ
ビットと比較することにより、誤りビット位置を検出す
ることができる。このため、上位１６ビツトの任意の１
ビツトに固定欠陥あるいは非固定的な欠陥が生じてもそ
の欠陥ビット位置を検出することができ、これに伴い誤
り訂正を簡単に行うことができる。
リックス上に配置した１６個のデータビットに対する水
平パリティビットをαで示し、垂直パリティビットをｋ
で示す。ここでデータビットおよびパリティビットα、
ｂを第１図（ａｌの破線で示す如く移動させると、同２
次元マトリックスは第１図（Ａ＋のような１１次元マト
リックスに変換することができる。従って、第１図（ｈ
）の１次元マトリックスにおける２４ビツトのうち、上
位１６ビツトの中の任意の１ビツトの誤りは、第１図（
ｈ）の実線で示すグループ毎に下位８ピツトのパリティ
ビットと比較することにより、誤りビット位置を検出す
ることができる。このため、上位１６ビツトの任意の１
ビツトに固定欠陥あるいは非固定的な欠陥が生じてもそ
の欠陥ビット位置を検出することができ、これに伴い誤
り訂正を簡単に行うことができる。
第１図（α） 、 （ｈ）の原理を用いた自己訂正メモ
リのＭｌ成を第２図に示す。第２図はデータビット幅が
１ビツトの場合の自己訂正メモリで、１はメモリセル４
で構成されるメモリセル部、２は水平パリティセル５で
構成される水平パリティセル部、５は垂直パリティセル
６で構成される垂直パリティセル部、７−１〜７−？Ｗ
、９．１３はに木のピット線情報の中から１ビツトを選
択するセレクタ、８は（ＩＣｘ ２ ＴｒＬ）本のビッ
ト線情報の中からにビットを選択するセレクタ、１２は
２ｍ本のビット線情報の中から１ビツトを選択するセレ
クタ、２０゜２１ハ水平および垂直パリティチェック回
路、２４ハｒｙ−１’Ｍ１．３１ ハ２ 人カフ１７Ｖ
Ｄ’ｆ −ト、３２ハ２人力ＥＯＲゲートである。Ｋは
垂直ピット線グループの個数、２ｒｒＬは水平ピット線
グループの個数を示している。この構成では、（Ｋ ｘ
２ｒｎ ）本のデータビット線と、（Ｋ 千２ ｍ
）本のパリティピット線で形成されている。（Ｋ ｘ
２ ｍ ）木のデータビット線はにビット単位で水平パ
リティビット情報を形成するため、Ｋピット単位でグル
ープ化され、２ｍ個のグループのデータビット線群を構
成する。
リのＭｌ成を第２図に示す。第２図はデータビット幅が
１ビツトの場合の自己訂正メモリで、１はメモリセル４
で構成されるメモリセル部、２は水平パリティセル５で
構成される水平パリティセル部、５は垂直パリティセル
６で構成される垂直パリティセル部、７−１〜７−？Ｗ
、９．１３はに木のピット線情報の中から１ビツトを選
択するセレクタ、８は（ＩＣｘ ２ ＴｒＬ）本のビッ
ト線情報の中からにビットを選択するセレクタ、１２は
２ｍ本のビット線情報の中から１ビツトを選択するセレ
クタ、２０゜２１ハ水平および垂直パリティチェック回
路、２４ハｒｙ−１’Ｍ１．３１ ハ２ 人カフ１７Ｖ
Ｄ’ｆ −ト、３２ハ２人力ＥＯＲゲートである。Ｋは
垂直ピット線グループの個数、２ｒｒＬは水平ピット線
グループの個数を示している。この構成では、（Ｋ ｘ
２ｒｎ ）本のデータビット線と、（Ｋ 千２ ｍ
）本のパリティピット線で形成されている。（Ｋ ｘ
２ ｍ ）木のデータビット線はにビット単位で水平パ
リティビット情報を形成するため、Ｋピット単位でグル
ープ化され、２ｍ個のグループのデータビット線群を構
成する。
また、（ｒｃ Ｘ ２ ｍ、 ）本のデータビット線は
２ｒｎピツト単位で垂直パリティビット情報を形成する
ため、２７ｎピット単位でグループ化され、Ｋ個のグル
ープのデータビット−線群を構成する。そして。
２ｒｎピツト単位で垂直パリティビット情報を形成する
ため、２７ｎピット単位でグループ化され、Ｋ個のグル
ープのデータビット−線群を構成する。そして。
水平パリティビット情報形成用の２ｍ個のグループの水
平データビット線群に対応して、２ｒｎ本の水平パリテ
ィピット線と垂直パリティビット情報形成用のに個のグ
ループの垂直データビット線群に対応してに本の垂直パ
リティピット線が設けられ、それぞれのデータビット線
群の検査情報を受けもつ。
平データビット線群に対応して、２ｒｎ本の水平パリテ
ィピット線と垂直パリティビット情報形成用のに個のグ
ループの垂直データビット線群に対応してに本の垂直パ
リティピット線が設けられ、それぞれのデータビット線
群の検査情報を受けもつ。
この構成において、水平および垂直パリティチェックを
行うための所望のデータビット情報が属しているデータ
ビット情報群はセレクタ８ 、７−１〜７−２ｍによっ
て選択され、水平および垂直パリティチェック回路２０
、２１１＝供給される。また、所望のデータビット情
報に関する水平および垂直パリティビット情報もセレク
タ１２ 、１３で」ｑす択され、それぞれ水平′はよび
垂直パリディブーニック回路２０．２１に供給される。
行うための所望のデータビット情報が属しているデータ
ビット情報群はセレクタ８ 、７−１〜７−２ｍによっ
て選択され、水平および垂直パリティチェック回路２０
、２１１＝供給される。また、所望のデータビット情
報に関する水平および垂直パリティビット情報もセレク
タ１２ 、１３で」ｑす択され、それぞれ水平′はよび
垂直パリディブーニック回路２０．２１に供給される。
そして、所望のデータビット情報に誤りが検出された場
合、ゲート５１の出力は１“となり、ゲート３２におい
てそのデータビット情報は反転され、即ち訂正されて出
力する。
合、ゲート５１の出力は１“となり、ゲート３２におい
てそのデータビット情報は反転され、即ち訂正されて出
力する。
この構成のセレクタ、マルチプレクサ周辺のレイアウト
を第３図（α）に示す。１はメモリセル部、２は水平パ
リティセル部、５は垂直パリティセル部、８は水平デー
タビット線情報を選択するセレクタ、１０は垂直データ
ビット線情報群を選択するセレクタ、１１はマルチプレ
クサ、１２ 、１３は水平あるいは垂直パリティピット
線情報を選択するセレクタ、２０ 、２１は水乎才６よ
び垂直パリティブーニック回路、６Ｄはビット線情報と
選択信号を入力とした２人力・先ＨＤゲート、６１は２
人力ＡＮＤゲート、３２は２人力Ｅ０１１ゲートである
。第６図（ｈ）に２人、力ＡＮＤゲート６０の具体的回
路例を示す。ｂはピット線で。
を第３図（α）に示す。１はメモリセル部、２は水平パ
リティセル部、５は垂直パリティセル部、８は水平デー
タビット線情報を選択するセレクタ、１０は垂直データ
ビット線情報群を選択するセレクタ、１１はマルチプレ
クサ、１２ 、１３は水平あるいは垂直パリティピット
線情報を選択するセレクタ、２０ 、２１は水乎才６よ
び垂直パリティブーニック回路、６Ｄはビット線情報と
選択信号を入力とした２人力・先ＨＤゲート、６１は２
人力ＡＮＤゲート、３２は２人力Ｅ０１１ゲートである
。第６図（ｈ）に２人、力ＡＮＤゲート６０の具体的回
路例を示す。ｂはピット線で。
８は選択信号線である。このレイアウトにおいて、デー
タビット線は（ＫＸ２ｍ）本、水平および垂直データビ
ット線情報を選択するセレクタ８，１０の出力線は合計
ＣＩＣ＋２ｍ＞本となっている。
タビット線は（ＫＸ２ｍ）本、水平および垂直データビ
ット線情報を選択するセレクタ８，１０の出力線は合計
ＣＩＣ＋２ｍ＞本となっている。
従来技術と問題点
従来の回路構成によるレイアウトにおいては、セレクタ
８と１０の回路面積は（Ｋｙ、２ｍ）Ｐ、・（Ｋ＋ ２
ｍ ） Ｐｓ ； （ＰＪＩ：ピット線ピッブー、Ｐ
５：セレクタ出力線ピッチ）となる。このセレクタの回
路面積はメモリ内で、大きく占有することから、回路面
積の低減化という点で問題がある。
８と１０の回路面積は（Ｋｙ、２ｍ）Ｐ、・（Ｋ＋ ２
ｍ ） Ｐｓ ； （ＰＪＩ：ピット線ピッブー、Ｐ
５：セレクタ出力線ピッチ）となる。このセレクタの回
路面積はメモリ内で、大きく占有することから、回路面
積の低減化という点で問題がある。
発明の目的
本発明は従来の欠点を解決するため、同−誤り訂正符号
を形成する情報を蓄える複数のメモリセルを複数のグル
ープに分け、各グループに対応する所望の情報を得るた
めの出力線、あるいは出力線とセレクタを共通化するこ
とによって、セレクタの回路面積の低減化をはかるもの
で、以下図面を用いて詳細に説明する。
を形成する情報を蓄える複数のメモリセルを複数のグル
ープに分け、各グループに対応する所望の情報を得るた
めの出力線、あるいは出力線とセレクタを共通化するこ
とによって、セレクタの回路面積の低減化をはかるもの
で、以下図面を用いて詳細に説明する。
発明の実施例
第４図は本発明の一実施例である。１αはメモリセル部
のｇ！Ａ’ １ブロツク、１ｈはメモリセル部の第２ブ
ロツク、２は水平パリティセル部、３は垂直パリティセ
ル部、８は水平データビット線情報群を選択１−るセレ
クタ、１０は垂直データビット線情報群を選択−「るセ
レクタ、１１はマルチプレクサ、１２．１ろは水平およ
び垂直パリティビット線情報を選択するセレクタ、２０
、２１は水平および垂直パリティチェック回路、′５
０はビット線情報と選択信号を入力としたＡＮＤゲート
、６１は２人力Ａ７ＶＺ）ゲート、５２は２人力ＥＯＲ
ゲートである。この実施例において、メモリセル部は２
分割されている。
のｇ！Ａ’ １ブロツク、１ｈはメモリセル部の第２ブ
ロツク、２は水平パリティセル部、３は垂直パリティセ
ル部、８は水平データビット線情報群を選択１−るセレ
クタ、１０は垂直データビット線情報群を選択−「るセ
レクタ、１１はマルチプレクサ、１２．１ろは水平およ
び垂直パリティビット線情報を選択するセレクタ、２０
、２１は水平および垂直パリティチェック回路、′５
０はビット線情報と選択信号を入力としたＡＮＤゲート
、６１は２人力Ａ７ＶＺ）ゲート、５２は２人力ＥＯＲ
ゲートである。この実施例において、メモリセル部は２
分割されている。
分割された各ブロックごとに（Ｋ ｘ ｍ ）木のデー
タビット線が出力する構成になっている。垂直データビ
ット線情報群は、（Ｋ Ｘ ２ ｍ ）個のデータビッ
ト線情報の中から、２ｍｍビット位でに個のグループを
形成するが、この実施例において、分割した各ブロック
に垂直データビット線情報群の１グループのｍピッ）Ｋ
個のグループ分を割りあてる。
タビット線が出力する構成になっている。垂直データビ
ット線情報群は、（Ｋ Ｘ ２ ｍ ）個のデータビッ
ト線情報の中から、２ｍｍビット位でに個のグループを
形成するが、この実施例において、分割した各ブロック
に垂直データビット線情報群の１グループのｍピッ）Ｋ
個のグループ分を割りあてる。
このように構成すると各ブロックがらの垂直データビッ
ト線情報を選択するセレクタ１ｏの出方線はｍ本ですむ
。従って、この実施例のセレクタ８と１０の回路１川積
は（Ｋ Ｘ ２ｍ ） Ｐａ Ｘ （Ｋ＋ｒｎ ）Ｐｓ
となり、第６図で示した構成のセレクタ８と１０の回路
面積の（Ｋ ＋ｍ ） ／ （Ｋ ＋ ２ ｍ ’）倍
に低舐することかり能となる。
ト線情報を選択するセレクタ１ｏの出方線はｍ本ですむ
。従って、この実施例のセレクタ８と１０の回路１川積
は（Ｋ Ｘ ２ｍ ） Ｐａ Ｘ （Ｋ＋ｒｎ ）Ｐｓ
となり、第６図で示した構成のセレクタ８と１０の回路
面積の（Ｋ ＋ｍ ） ／ （Ｋ ＋ ２ ｍ ’）倍
に低舐することかり能となる。
第５図本発明の他の実施例である。１ａはメモリセル部
の第１ブロツク、１ｈはメモリセル部の第２ブロツク、
２は水平パリティセル部、３は垂直パリティセル部、８
は水平データビット線情報群を選択するセレクタ、１０
は垂直データビット線情報群を選択するセレクタで、１
０／２．ＩＯｂはその第１、第２ブロツク、１１はマル
チプレクサ、１２，１！１は水平および垂直パリティピ
ント線情報を選択するセレクタ、１４は（１（ｘ ｍ
）個のゲート５４で構成された回路ブロック、１５は（
Ｋ ｘ ｍ、 ）個のゲート６５で構成された回路ブロ
ック、６０はビット線情報と選択信号を入力とした２人
力ＡＮｉ）ゲート、６１は２人力ＡＮＤゲート、６２は
２人力ＥＯＲゲート、ろ４は所望のデータビット線清報
がメモリセル部の第１ブロツク１α内に存在する場合ｏ
ｎとなり、所望のデータビット線情報がメモリセル部の
第２ブロツク２ａ内に存在する場合Ｏｆｆとなるトラン
スファゲート、６５は所望のデータビット情報がメモリ
セル部の弔１ブロック１α内に存在する場８０ｆｆとな
り、所望のデータビット線情報がメモリセルｇＢの第２
ブロツク２α内に存在する場合ｏｎ。
の第１ブロツク、１ｈはメモリセル部の第２ブロツク、
２は水平パリティセル部、３は垂直パリティセル部、８
は水平データビット線情報群を選択するセレクタ、１０
は垂直データビット線情報群を選択するセレクタで、１
０／２．ＩＯｂはその第１、第２ブロツク、１１はマル
チプレクサ、１２，１！１は水平および垂直パリティピ
ント線情報を選択するセレクタ、１４は（１（ｘ ｍ
）個のゲート５４で構成された回路ブロック、１５は（
Ｋ ｘ ｍ、 ）個のゲート６５で構成された回路ブロ
ック、６０はビット線情報と選択信号を入力とした２人
力ＡＮｉ）ゲート、６１は２人力ＡＮＤゲート、６２は
２人力ＥＯＲゲート、ろ４は所望のデータビット線清報
がメモリセル部の第１ブロツク１α内に存在する場合ｏ
ｎとなり、所望のデータビット線情報がメモリセル部の
第２ブロツク２ａ内に存在する場合Ｏｆｆとなるトラン
スファゲート、６５は所望のデータビット情報がメモリ
セル部の弔１ブロック１α内に存在する場８０ｆｆとな
り、所望のデータビット線情報がメモリセルｇＢの第２
ブロツク２α内に存在する場合ｏｎ。
となるトランスファゲートである。この実施例において
、メモリセル部は２分割されており、その各ブロックは
（Ｋ ｘ ｍ ）本のデータビット線が出力する構成に
なっている。そして各ブロック（ＪｃＸ７７Ｌ）本のデ
ータビット線はセレクタ１０α２回路ブロック１４．セ
レクタ８．マルブーブレクサ１１９回路ブロック１５．
セレクタ１０ｂを通して共通化されている。この自己訂
正メモリにおいて（Ｊ（ｘ２ｍ）本のデータビット線情
報の中から、Ｋピット単位で２７７Ｌグループの水平デ
ータビット線情報群と、２７７Ｌピット単位でにグルー
プの垂直データビット線情報群が形成される。そして、
メモリセル部の第１ブロツク１αの（ＩＣｘ ｍ ）本
のデータビット線（−水平データピット線群展グループ
と垂直データビット線群１グループのｍピット分にグル
ープを割０あてる。同様に、メモリセル部のｆＪ２ブロ
ック１ｈの（Ｋ ｘ ｍ ）本のデータビット線に前記
メモリセル部の第１ブロツク１αにおいて割りあＣてい
なしＡ残りの水平データビット線群ｍグループと垂直デ
ータビット線群１グループの残りのｍヒ゛ット分にグル
ープを割りあてる。
、メモリセル部は２分割されており、その各ブロックは
（Ｋ ｘ ｍ ）本のデータビット線が出力する構成に
なっている。そして各ブロック（ＪｃＸ７７Ｌ）本のデ
ータビット線はセレクタ１０α２回路ブロック１４．セ
レクタ８．マルブーブレクサ１１９回路ブロック１５．
セレクタ１０ｂを通して共通化されている。この自己訂
正メモリにおいて（Ｊ（ｘ２ｍ）本のデータビット線情
報の中から、Ｋピット単位で２７７Ｌグループの水平デ
ータビット線情報群と、２７７Ｌピット単位でにグルー
プの垂直データビット線情報群が形成される。そして、
メモリセル部の第１ブロツク１αの（ＩＣｘ ｍ ）本
のデータビット線（−水平データピット線群展グループ
と垂直データビット線群１グループのｍピット分にグル
ープを割０あてる。同様に、メモリセル部のｆＪ２ブロ
ック１ｈの（Ｋ ｘ ｍ ）本のデータビット線に前記
メモリセル部の第１ブロツク１αにおいて割りあＣてい
なしＡ残りの水平データビット線群ｍグループと垂直デ
ータビット線群１グループの残りのｍヒ゛ット分にグル
ープを割りあてる。
この実施例（−おいて所望のデータビット情報の誤り訂
正を行うには、所望のデータビット情報カーメモリセル
部の第１ブロツク１αに存在してｌ／）る場合にはゲー
ト５４がｏｎ、ゲート３５がｏｆｆとなり、セレクタ８
とマルチプレクサ１１上の（Ｋｘｍ）本のデータビット
線にはメモリセル部の第１ブロツク１αの（Ｋ ｘ ｍ
）個のデータビット線情報が伝えられる。また所望の
データビット情報がメモリセル部の第２ブロツク１ｂに
存在している場合には、ゲート５４がｏｆｆ 、ゲート
３５が。ルとなり、セレクタ８とマルチプレクサ１１上
の（Ｋ ｘ ｍ ）本のデータビット線には、メモリセ
ル部の第２ブロツク１６の（Ｋ ｘ ｍ ）個のデータ
ビット情報が伝えられる。従って、セレクタ８では所望
のデータビット情報が属している水平データビット線情
報群にビットを選択でき、セレクタ１０ａでは所望のデ
ータビット情報が属している垂直データビット線情報群
の内、メモリセル部の第１ブロツク１αに存在するｍビ
ットを選択し、セレクタ１０Ａでは前記垂直データビッ
ト線情報群の内、メモリセル部の第２ブロツク１ｈに存
在するｍビットを選択することができる。このように構
成すると１回路ブロック１４ 、１５がっけ加えられる
ものの、データピッＩ−線が（Ｋ ｘ ｎｌ）木ですむ
ことから、セレクタ８と１０の回路面積は（Ｋ ｘ ｍ
） ＰＢｘ （ＩＣ＋２ｍ）Ｐｓとなり、ｍ ３図（
α）で示した構成のセレクタ８と１０の回路面積の１／
２倍に低減゛「ることが可能どなる。
正を行うには、所望のデータビット情報カーメモリセル
部の第１ブロツク１αに存在してｌ／）る場合にはゲー
ト５４がｏｎ、ゲート３５がｏｆｆとなり、セレクタ８
とマルチプレクサ１１上の（Ｋｘｍ）本のデータビット
線にはメモリセル部の第１ブロツク１αの（Ｋ ｘ ｍ
）個のデータビット線情報が伝えられる。また所望の
データビット情報がメモリセル部の第２ブロツク１ｂに
存在している場合には、ゲート５４がｏｆｆ 、ゲート
３５が。ルとなり、セレクタ８とマルチプレクサ１１上
の（Ｋ ｘ ｍ ）本のデータビット線には、メモリセ
ル部の第２ブロツク１６の（Ｋ ｘ ｍ ）個のデータ
ビット情報が伝えられる。従って、セレクタ８では所望
のデータビット情報が属している水平データビット線情
報群にビットを選択でき、セレクタ１０ａでは所望のデ
ータビット情報が属している垂直データビット線情報群
の内、メモリセル部の第１ブロツク１αに存在するｍビ
ットを選択し、セレクタ１０Ａでは前記垂直データビッ
ト線情報群の内、メモリセル部の第２ブロツク１ｈに存
在するｍビットを選択することができる。このように構
成すると１回路ブロック１４ 、１５がっけ加えられる
ものの、データピッＩ−線が（Ｋ ｘ ｎｌ）木ですむ
ことから、セレクタ８と１０の回路面積は（Ｋ ｘ ｍ
） ＰＢｘ （ＩＣ＋２ｍ）Ｐｓとなり、ｍ ３図（
α）で示した構成のセレクタ８と１０の回路面積の１／
２倍に低減゛「ることが可能どなる。
次表に本発明による実施例と従来構成のセレクタの回路
◇面積の対比をまとめて示す。本発明によるセレクタの
回路面積の低減化が顕著である。
◇面積の対比をまとめて示す。本発明によるセレクタの
回路面積の低減化が顕著である。
発明の詳細
な説明したように、本発明はメモリ内で発生するビット
誤りを誤り訂正符号により自己訂正する自己訂正回路を
有する半導体記憶装置において、同一の誤り訂正符号を
形成する情報を蓄える複数のメモリセルを複数のグルー
プに分け、各グループに対応した出力線、あるいは前記
出力線とセレクタを共通化することによって、セレクタ
の回路面積の低減化が実現できるという利点がある。
誤りを誤り訂正符号により自己訂正する自己訂正回路を
有する半導体記憶装置において、同一の誤り訂正符号を
形成する情報を蓄える複数のメモリセルを複数のグルー
プに分け、各グループに対応した出力線、あるいは前記
出力線とセレクタを共通化することによって、セレクタ
の回路面積の低減化が実現できるという利点がある。
また、同一の誤り訂正祠号を形成する情報を蓄えるメモ
リセルを複数のグループに分け、隣接するセルを互いに
異なる誤り訂正符号に属するよう配置すると、同−誤り
訂正符号内の複数の情報がα粒子等によって同時に破壊
される確率が低くなることから、ソフトエラ率を更に低
減化できるという利点もある。
リセルを複数のグループに分け、隣接するセルを互いに
異なる誤り訂正符号に属するよう配置すると、同−誤り
訂正符号内の複数の情報がα粒子等によって同時に破壊
される確率が低くなることから、ソフトエラ率を更に低
減化できるという利点もある。
なお以上の説明では同一の誤り訂正符号を形成する情報
を蓄える複数のメモリセルを複数のグループに分けた場
合について、その効果を述べたが。
を蓄える複数のメモリセルを複数のグループに分けた場
合について、その効果を述べたが。
同一の誤り訂正符号内の検を情報を蓄える複数の検査セ
ルも複数のグループに分けた場合についても同様な効果
が得られる。
ルも複数のグループに分けた場合についても同様な効果
が得られる。
なお以上の説明では誤り訂正符号として、水平垂直パリ
ティチェック符号を適用した自己訂正メモリについて、
その効果を述べたが、他の誤り訂正符号を適用した自己
訂正メモリについても同様な効果が得られる。
ティチェック符号を適用した自己訂正メモリについて、
その効果を述べたが、他の誤り訂正符号を適用した自己
訂正メモリについても同様な効果が得られる。
第１図は水平垂直パリティチェック符号の原理図、＠２
図は第１図の原理を用いた自己訂正メモリの構成図、第
３図（α）、 （Ａ）は第２図の構成の具体的なレイア
ウト、第４図は本発明の一実施例、第５図は本発明の他
の実施例である。 １・・・メモリセル部、１α・・・メモリセル部の第１
ブロツク、１ｈ・・・メモリセル部の第２ブロツク、２
・・・水平パリティセル部、３・・・垂直パリティセル
部、４・・・メモリセル、５・・・水平パリティセル、
６・・・垂直パリティセル、７−１〜７−２Ｔ１Ｌ、
８ 、９ 、１０ 、１０α、１０Ａ、１２．１３・・
・セレクタ、１１・・・マルチプレクサ、１４・・・ゲ
ート３４で構成された回路プロツり、１５・・・ゲート
３５で構成された回路ブロック、２０ 、２１・・・水
平および垂直パリティチェック回路、２４・・・ワード
線、３０・・・ピット線情報と選択信号を入力とした２
人力ＡＮＤゲート、３１・・・２人力ＡＮＤゲート、３
２・・・２人力ＥＯＲゲート、５４ 、５５・・・トラ
ンスファゲート 特許出願人 日本電信ｒＲ話公社 代理人 弁理士 玉蟲久五部（外３名）第１図 （ａ）
図は第１図の原理を用いた自己訂正メモリの構成図、第
３図（α）、 （Ａ）は第２図の構成の具体的なレイア
ウト、第４図は本発明の一実施例、第５図は本発明の他
の実施例である。 １・・・メモリセル部、１α・・・メモリセル部の第１
ブロツク、１ｈ・・・メモリセル部の第２ブロツク、２
・・・水平パリティセル部、３・・・垂直パリティセル
部、４・・・メモリセル、５・・・水平パリティセル、
６・・・垂直パリティセル、７−１〜７−２Ｔ１Ｌ、
８ 、９ 、１０ 、１０α、１０Ａ、１２．１３・・
・セレクタ、１１・・・マルチプレクサ、１４・・・ゲ
ート３４で構成された回路プロツり、１５・・・ゲート
３５で構成された回路ブロック、２０ 、２１・・・水
平および垂直パリティチェック回路、２４・・・ワード
線、３０・・・ピット線情報と選択信号を入力とした２
人力ＡＮＤゲート、３１・・・２人力ＡＮＤゲート、３
２・・・２人力ＥＯＲゲート、５４ 、５５・・・トラ
ンスファゲート 特許出願人 日本電信ｒＲ話公社 代理人 弁理士 玉蟲久五部（外３名）第１図 （ａ）
Claims (2)
- （１）情報を記憶する複数のメモリセルと、メモリ内で
発生するピット誤りを検出するための情報を記憶する複
数の検査セルと、該複数のメモリセルの情報の中から同
−誤り訂正符号を形成する複数のメモリセル情報と該複
数の検査セルの情報の中からピツト誤りの訂正に必要な
メモリセル情報および検査セル情報とを選択するセレク
タと、該選択された各メモリセル情報および検査セル情
報によりピット誤りを自動的に訂正する自己訂正回路と
を有する半導体記憶装置において、前記同−誤り訂正符
号を形成する情報を蓄える複数のメモリセルは複数のグ
ループからなり、所望の情報を得る出力線を共通化した
ことを特徴とする半導体記憶装置。 - （２）前記同−誤り訂正符号を形成する情報を蓄える複
数のメモリセルの複数のグループにそれぞれ対応したセ
レクタおよび出力線を共通化したことを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109018A JPS601699A (ja) | 1983-06-17 | 1983-06-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109018A JPS601699A (ja) | 1983-06-17 | 1983-06-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601699A true JPS601699A (ja) | 1985-01-07 |
| JPS6240799B2 JPS6240799B2 (ja) | 1987-08-31 |
Family
ID=14499493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109018A Granted JPS601699A (ja) | 1983-06-17 | 1983-06-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601699A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7575865B2 (ja) | 2019-07-24 | 2024-10-30 | 味の素株式会社 | 樹脂組成物 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175342A (ja) * | 1974-12-25 | 1976-06-29 | Fujitsu Ltd |
-
1983
- 1983-06-17 JP JP58109018A patent/JPS601699A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175342A (ja) * | 1974-12-25 | 1976-06-29 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240799B2 (ja) | 1987-08-31 |
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