JPS6240799B2 - - Google Patents
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- JPS6240799B2 JPS6240799B2 JP58109018A JP10901883A JPS6240799B2 JP S6240799 B2 JPS6240799 B2 JP S6240799B2 JP 58109018 A JP58109018 A JP 58109018A JP 10901883 A JP10901883 A JP 10901883A JP S6240799 B2 JPS6240799 B2 JP S6240799B2
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- JP
- Japan
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- information
- selector
- bit line
- data bit
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、メモリ内で発生するビツト誤りを誤
り訂正符号を用いて自動的に訂正する自己訂正回
路を有する半導体記憶装置において、セレクタの
回路面積の小規模化を図れる半導体記憶装置に関
するものである。
り訂正符号を用いて自動的に訂正する自己訂正回
路を有する半導体記憶装置において、セレクタの
回路面積の小規模化を図れる半導体記憶装置に関
するものである。
技術の背景
半導体メモリ内で発生するビツト誤りを自動的
に訂正する回路を内蔵した半導体記憶装置とし
て、水平垂直パリテイチエツク符号を一本のワー
ド線に接続している複数のメモリセルに適用させ
ることにより、ビツト誤りを自己訂正する半導体
記憶装置は先に提案している（特願昭56−37223
号）。第１図ａ，ｂはその原理説明図で４×４の
マトリツクス上に配置した16個のデータビツトに
対する水平パリテイビツトをａで示し、垂直パリ
テイビツトをｂで示す。ここでデータビツトおよ
びパリテイビツトａ，ｂを第１図ａの破線で示す
如く移動させると、同２次元マトリツクスは第１
図ｂのような１次元マトリツクスに変換すること
ができる。従つて、第１図ｂの１次元マトリツク
スにおける24ビツトのうち、上位16ビツトの中の
任意の１ビツトの誤りは、第１図ｂの実線で示す
グループ毎に下位８ビツトのパリテイビツトと比
較することにより、誤りビツト位置を検出するこ
とができる。このため、上位16ビツトの任意の１
ビツトに固定欠陥あるいは非固定的な欠陥が生じ
ても、その欠陥ビツト位置を検出することがで
き、これに伴い誤り訂正を簡単に行うことができ
る。
に訂正する回路を内蔵した半導体記憶装置とし
て、水平垂直パリテイチエツク符号を一本のワー
ド線に接続している複数のメモリセルに適用させ
ることにより、ビツト誤りを自己訂正する半導体
記憶装置は先に提案している（特願昭56−37223
号）。第１図ａ，ｂはその原理説明図で４×４の
マトリツクス上に配置した16個のデータビツトに
対する水平パリテイビツトをａで示し、垂直パリ
テイビツトをｂで示す。ここでデータビツトおよ
びパリテイビツトａ，ｂを第１図ａの破線で示す
如く移動させると、同２次元マトリツクスは第１
図ｂのような１次元マトリツクスに変換すること
ができる。従つて、第１図ｂの１次元マトリツク
スにおける24ビツトのうち、上位16ビツトの中の
任意の１ビツトの誤りは、第１図ｂの実線で示す
グループ毎に下位８ビツトのパリテイビツトと比
較することにより、誤りビツト位置を検出するこ
とができる。このため、上位16ビツトの任意の１
ビツトに固定欠陥あるいは非固定的な欠陥が生じ
ても、その欠陥ビツト位置を検出することがで
き、これに伴い誤り訂正を簡単に行うことができ
る。
第１図ａ，ｂの原理を用いた自己訂正メモリの
構成を第２図に示す。第２図はデータビツト幅が
１ビツトの場合の実己訂正メモリで、１はメモリ
セル４で構成されるメモリセル部、２は水平パリ
テイセル５で構成される垂直パリテイセル部、３
は垂直パリテイセル６で構成される垂直パリテイ
セル部、７−１〜７−２ｍ，９，１３はＫ本のビ
ツト線情報の中から１ビツトを選択するセレク
タ、８は（Ｋ×2m）本のビツト線情報の中から
Ｋビツトを選択するセレクタ、１２は2m本のビ
ツト線情報の中から１ビツトを選択するセレク
タ、２０，２１は水平および垂直パリテイチエツ
ク回路、２４はワード線、３１は２入力ANDゲ
ート、３２は２入力EORゲートである。Ｋは垂
直ビツト線グループの個数、2mは水平ビツト線
グループの個数を示している。この構成では、
（Ｋ×2m）本のデータビツト線と、（Ｋ＋2m）本
のパリテイビツト線で形成されている。（Ｋ＋
2m）本のデータビツト線はＫビツト単位で水平
パリテイビツト情報を形成するため、Ｋビツト単
位でグループ化され、2m個のグループのデータ
ビツト線群を構成する。また（Ｋ×2m）本のデ
ータビツト線は2mビツト単位で垂直パリテイビ
ツト情報を形成するため、2mビツト単位でグル
ープ化され、Ｋ個のグループのデータビツト線群
を構成する。そして、水平パリテイビツト情報形
成用の2m個のグループの水平データビツト線群
に対応して、2m本の水平パリテイビツト線と垂
直パリテイビツト情報形成用のＫ個のグループの
垂直データビツト線群に対応してＫ本の垂直パリ
テイビツト線が設けられ、それぞれのデータビツ
ト線群の検査情報を受けもつ。
構成を第２図に示す。第２図はデータビツト幅が
１ビツトの場合の実己訂正メモリで、１はメモリ
セル４で構成されるメモリセル部、２は水平パリ
テイセル５で構成される垂直パリテイセル部、３
は垂直パリテイセル６で構成される垂直パリテイ
セル部、７−１〜７−２ｍ，９，１３はＫ本のビ
ツト線情報の中から１ビツトを選択するセレク
タ、８は（Ｋ×2m）本のビツト線情報の中から
Ｋビツトを選択するセレクタ、１２は2m本のビ
ツト線情報の中から１ビツトを選択するセレク
タ、２０，２１は水平および垂直パリテイチエツ
ク回路、２４はワード線、３１は２入力ANDゲ
ート、３２は２入力EORゲートである。Ｋは垂
直ビツト線グループの個数、2mは水平ビツト線
グループの個数を示している。この構成では、
（Ｋ×2m）本のデータビツト線と、（Ｋ＋2m）本
のパリテイビツト線で形成されている。（Ｋ＋
2m）本のデータビツト線はＫビツト単位で水平
パリテイビツト情報を形成するため、Ｋビツト単
位でグループ化され、2m個のグループのデータ
ビツト線群を構成する。また（Ｋ×2m）本のデ
ータビツト線は2mビツト単位で垂直パリテイビ
ツト情報を形成するため、2mビツト単位でグル
ープ化され、Ｋ個のグループのデータビツト線群
を構成する。そして、水平パリテイビツト情報形
成用の2m個のグループの水平データビツト線群
に対応して、2m本の水平パリテイビツト線と垂
直パリテイビツト情報形成用のＫ個のグループの
垂直データビツト線群に対応してＫ本の垂直パリ
テイビツト線が設けられ、それぞれのデータビツ
ト線群の検査情報を受けもつ。
この構成において、水平および垂直パリテイチ
エツクを行うための所望のデータビツト情報が属
しているデータビツト情報群はセレクタ８，７−
１〜７−２ｍによつて選択され、水平および垂直
パリテイチエツク回路２０，２１に供給される。
また、所望のデータビツト情報に関する水平およ
び垂直パリテイビツト情報もセレクタ１２，１３
で選択され、それぞれ水平および垂直パリテイチ
エツク回路２０，２１に供給される。そして、所
望のデータビツト情報に誤りが検出された場合、
ゲート３１の出力は“１”となり、ゲート３２に
おいてそのデータビツト情報は反転され、即ち訂
正されて出力する。
エツクを行うための所望のデータビツト情報が属
しているデータビツト情報群はセレクタ８，７−
１〜７−２ｍによつて選択され、水平および垂直
パリテイチエツク回路２０，２１に供給される。
また、所望のデータビツト情報に関する水平およ
び垂直パリテイビツト情報もセレクタ１２，１３
で選択され、それぞれ水平および垂直パリテイチ
エツク回路２０，２１に供給される。そして、所
望のデータビツト情報に誤りが検出された場合、
ゲート３１の出力は“１”となり、ゲート３２に
おいてそのデータビツト情報は反転され、即ち訂
正されて出力する。
この構成のセレクタ、マルチプレクサ周辺のレ
イアウトを第３図ａに示す。１はメモリセル部、
２は水平パリテイセル部、３は垂直パリテイセル
部、８は水平データビツト線情報を選択するセレ
クタ、１０は垂直データビツト線情報群を選択す
るセレクタ、１１はマルチプレクサ、１２，１３
は水平あるいは垂直パリテイビツト線情報を選択
するセレクタ、２０，２１は水平および垂直パリ
テイチエツク回路、３０はビツト線情報と選択信
号を入力とした２入力ANDゲート、３１は２入
力ANDゲート、３２は２入力EORゲートであ
る。第３図ｂに２入力ANDゲート３０の具体的
回路例を示す。ｂはビツト線で、ｓは選択信号線
である。このレイアウトにおいて、データビツト
線は（Ｋ×2m）本、水平および垂直データビツ
ト線情報を選択するセレクタ，１０の出力線は合
計（Ｋ＋2m）本となつている。
イアウトを第３図ａに示す。１はメモリセル部、
２は水平パリテイセル部、３は垂直パリテイセル
部、８は水平データビツト線情報を選択するセレ
クタ、１０は垂直データビツト線情報群を選択す
るセレクタ、１１はマルチプレクサ、１２，１３
は水平あるいは垂直パリテイビツト線情報を選択
するセレクタ、２０，２１は水平および垂直パリ
テイチエツク回路、３０はビツト線情報と選択信
号を入力とした２入力ANDゲート、３１は２入
力ANDゲート、３２は２入力EORゲートであ
る。第３図ｂに２入力ANDゲート３０の具体的
回路例を示す。ｂはビツト線で、ｓは選択信号線
である。このレイアウトにおいて、データビツト
線は（Ｋ×2m）本、水平および垂直データビツ
ト線情報を選択するセレクタ，１０の出力線は合
計（Ｋ＋2m）本となつている。
従来技術と問題点
従来の回路構成によるレイアウトにおいては、
セレクタ８と１０の回路面積は（Ｋ×2m）ＰB・
（Ｋ＋2m）ＰS；（ＰB：ビツト線ピツチ、ＰS：
セレクタ出力線ピツチ）となる。このセレクタの
回路面積はメモリ内で、大きく占有することか
ら、回路面積の低減化という点で問題がある。
セレクタ８と１０の回路面積は（Ｋ×2m）ＰB・
（Ｋ＋2m）ＰS；（ＰB：ビツト線ピツチ、ＰS：
セレクタ出力線ピツチ）となる。このセレクタの
回路面積はメモリ内で、大きく占有することか
ら、回路面積の低減化という点で問題がある。
発明の目的
本発明は従来の欠点を解決するため、同一誤り
訂正符号を形成する情報を蓄える複数のメモリセ
ルを複数のグループに分け、各グループに対応す
る所望の情報を得るための出力線、あるいは出力
線とセレクタを共通化することによつて、セレク
タの回路面積の低減化をはかるもので、以下図面
を用いて詳細に説明する。
訂正符号を形成する情報を蓄える複数のメモリセ
ルを複数のグループに分け、各グループに対応す
る所望の情報を得るための出力線、あるいは出力
線とセレクタを共通化することによつて、セレク
タの回路面積の低減化をはかるもので、以下図面
を用いて詳細に説明する。
発明の実施例
第４図は本発明の一実施例である。１ａはメモ
リセル部の第１ブロツク、１ｂはメモリセル部の
第２ブロツク、２は水平パリテイセル部、３は垂
直パリテイセル部、８は水平データビツト線情報
群を選択するセレクタ、１０は垂直データビツト
線情報群を選択するセレクタ、１１はマルチプレ
クサ、１２，１３は水平および垂直パリテイビツ
ト線情報を選択するセレクタ、２０，２１は水平
および垂直パリテイチエツク回路、３０はビツト
線情報と選択信号を入力としたANDゲート、３
１は２入力ANDゲート、３２は２入力EORゲー
トである。この実施例において、メモリセル部は
２分割されている。分割された各ブロツクごとに
（Ｋ×ｍ）本のデータビツト線が出力する構成に
なつている。垂直データビツト線情報群は、〔Ｋ
×2m）個のデータビツト線情報の中から、2mビ
ツト単位でＫ個のグループを形成するが、この実
施例において、分割した各ブロツクに垂直データ
ビツト線情報群の１グループのｍビツトＫ個のグ
ループ分を割りあてる。このように構成すると各
ブロツクからの垂直データビツト線情報を選択す
るセレクタ１０の出力線はｍ本ですむ。即ち、第
３図のセレクタ１０及び８を比較すれば明らかな
ように、水平データビツト線情報群を選択するセ
レクタ８においては、丸印、即ち、交差点を選択
する為の２入力ANDゲートは、８で示す全範囲
にほぼ均等に分散しているのに対し、垂直データ
ビツト線情報群を選択するセレクタ１０において
は、丸印、即ち、上記ANDゲートは、ほぼ左上
から右下に向う対角線上にＫ個ずつまとまつて配
置されている。このことから、垂直データビツト
線情報群選択用セレクタ１０の全範囲のうち、右
上部と左下部は、無用な部分であるにもかかわら
ず、レイアウト上の専有面積を必要としている。
本発明は上述のように、この特徴を有効に利用す
べく垂直データビツト線情報群選択用セレクタ１
０を２ブロツクに分割し（これを実現する前提と
して、１次元マトリクスのメモリセル部も２ブロ
ツクに分割する必要がある。）、下側のブロツク中
に含まれるANDゲートの配置を、上側のブロツ
ク中のANDゲート配列マトリクスの下方、即
ち、列方向の延長上に配置せしめるようレイアウ
ト上の工夫を行なつたものである。このようにす
れば、第３図中の垂直データビツト線情報群選択
用セレクタ１０の右下部が左上部の下方に位置さ
れるので、第４図中の垂直データビツト線情報群
選択用セレクタ１０と比較すると明らかなよう
に、従来、むだなレイアウト上の空間があつた第
３図中の垂直データビツト線情報群選択用セレク
タ１０の右上部及び左下部を省略できるので、結
果として、2m個分の幅を必要としていたものが
ｍに低減化され、一方高さは、Ｋ×ｍ×２で不変
である。従つて、この実施例のセレクタ８と１０
の回路面積の総和は（Ｋ×2m）ＰB×（Ｋ＋ｍ）
ＰSとなり、第３図で示した構成のセレクタ８と
１０の回路面積の（Ｋ＋ｍ）／（Ｋ＋2m）倍に
低減することが可能となる。
リセル部の第１ブロツク、１ｂはメモリセル部の
第２ブロツク、２は水平パリテイセル部、３は垂
直パリテイセル部、８は水平データビツト線情報
群を選択するセレクタ、１０は垂直データビツト
線情報群を選択するセレクタ、１１はマルチプレ
クサ、１２，１３は水平および垂直パリテイビツ
ト線情報を選択するセレクタ、２０，２１は水平
および垂直パリテイチエツク回路、３０はビツト
線情報と選択信号を入力としたANDゲート、３
１は２入力ANDゲート、３２は２入力EORゲー
トである。この実施例において、メモリセル部は
２分割されている。分割された各ブロツクごとに
（Ｋ×ｍ）本のデータビツト線が出力する構成に
なつている。垂直データビツト線情報群は、〔Ｋ
×2m）個のデータビツト線情報の中から、2mビ
ツト単位でＫ個のグループを形成するが、この実
施例において、分割した各ブロツクに垂直データ
ビツト線情報群の１グループのｍビツトＫ個のグ
ループ分を割りあてる。このように構成すると各
ブロツクからの垂直データビツト線情報を選択す
るセレクタ１０の出力線はｍ本ですむ。即ち、第
３図のセレクタ１０及び８を比較すれば明らかな
ように、水平データビツト線情報群を選択するセ
レクタ８においては、丸印、即ち、交差点を選択
する為の２入力ANDゲートは、８で示す全範囲
にほぼ均等に分散しているのに対し、垂直データ
ビツト線情報群を選択するセレクタ１０において
は、丸印、即ち、上記ANDゲートは、ほぼ左上
から右下に向う対角線上にＫ個ずつまとまつて配
置されている。このことから、垂直データビツト
線情報群選択用セレクタ１０の全範囲のうち、右
上部と左下部は、無用な部分であるにもかかわら
ず、レイアウト上の専有面積を必要としている。
本発明は上述のように、この特徴を有効に利用す
べく垂直データビツト線情報群選択用セレクタ１
０を２ブロツクに分割し（これを実現する前提と
して、１次元マトリクスのメモリセル部も２ブロ
ツクに分割する必要がある。）、下側のブロツク中
に含まれるANDゲートの配置を、上側のブロツ
ク中のANDゲート配列マトリクスの下方、即
ち、列方向の延長上に配置せしめるようレイアウ
ト上の工夫を行なつたものである。このようにす
れば、第３図中の垂直データビツト線情報群選択
用セレクタ１０の右下部が左上部の下方に位置さ
れるので、第４図中の垂直データビツト線情報群
選択用セレクタ１０と比較すると明らかなよう
に、従来、むだなレイアウト上の空間があつた第
３図中の垂直データビツト線情報群選択用セレク
タ１０の右上部及び左下部を省略できるので、結
果として、2m個分の幅を必要としていたものが
ｍに低減化され、一方高さは、Ｋ×ｍ×２で不変
である。従つて、この実施例のセレクタ８と１０
の回路面積の総和は（Ｋ×2m）ＰB×（Ｋ＋ｍ）
ＰSとなり、第３図で示した構成のセレクタ８と
１０の回路面積の（Ｋ＋ｍ）／（Ｋ＋2m）倍に
低減することが可能となる。
以上説明したように、本発明はメモリ内で発生
するビツト誤りを〔誤り訂正符号〕によつて、自
己訂正する為の自己訂正回路を有する半導体記憶
装置において、垂直データビツト線情報選択用セ
レクタを２ブロツクに分割し、下側のブロツク中
に含まれるANDゲートの配置を、上側のブロツ
ク中のANDゲート配列マトリクスの下方、即
ち、列方向の延長上に配置せしめるようパターン
レイアウト上の工夫を行なつたものであるので、
このセレクタの専有面積の低減化を実現でき、大
規模回路の実現に多大な効果を奏するものであ
る。
するビツト誤りを〔誤り訂正符号〕によつて、自
己訂正する為の自己訂正回路を有する半導体記憶
装置において、垂直データビツト線情報選択用セ
レクタを２ブロツクに分割し、下側のブロツク中
に含まれるANDゲートの配置を、上側のブロツ
ク中のANDゲート配列マトリクスの下方、即
ち、列方向の延長上に配置せしめるようパターン
レイアウト上の工夫を行なつたものであるので、
このセレクタの専有面積の低減化を実現でき、大
規模回路の実現に多大な効果を奏するものであ
る。
第１図は水兵垂直パリテイチエツク符号の原理
図、第２図は第１図の原理を用いた自己訂正メモ
リの構成図、第３図ａ，ｂは第２図の構成の具体
的なレイアウト、第４図は本発明の一実施例。 １…メモリセル部、１ａ…メモリセル部の第１
ブロツク、１ｂ…メモリセル部の第２ブロツク、
２…水平パリテイセル部、３…垂直パリテイセル
部、４…メモリセル、５…水平パリテイセル、６
…垂直パリテイセル、７−１〜７−２ｍ，８，
９，１０，１０ａ，１０ｂ，１２，１３…セレク
タ、１１…マルチプレクサ、２０，２１…水平お
よび垂直パリテイチエツク回路、２４…ワード
線、３０…ビツト線情報と選択信号を入力とした
２入力ANDゲート、３１…２入力ANDゲート、
３２…２入力EORゲート。
図、第２図は第１図の原理を用いた自己訂正メモ
リの構成図、第３図ａ，ｂは第２図の構成の具体
的なレイアウト、第４図は本発明の一実施例。 １…メモリセル部、１ａ…メモリセル部の第１
ブロツク、１ｂ…メモリセル部の第２ブロツク、
２…水平パリテイセル部、３…垂直パリテイセル
部、４…メモリセル、５…水平パリテイセル、６
…垂直パリテイセル、７−１〜７−２ｍ，８，
９，１０，１０ａ，１０ｂ，１２，１３…セレク
タ、１１…マルチプレクサ、２０，２１…水平お
よび垂直パリテイチエツク回路、２４…ワード
線、３０…ビツト線情報と選択信号を入力とした
２入力ANDゲート、３１…２入力ANDゲート、
３２…２入力EORゲート。
Claims (1)
- 【特許請求の範囲】 １ 情報を記憶する複数のメモリセルと、メモリ
セル内で発生するビツト誤りを検出するための情
報を記憶する複数の検査セルと、該複数のメモリ
セルの情報の中から同一誤り訂正符号を形成する
（Ｋ×2m）個のメモリセル情報の中からビツト誤
りの訂正に必要なメモリセル情報を2mビツトと
Ｋビツト選択するセレクタと、Ｋ個の検査セル情
報から１ビツトを選択するセレクタと、該選択さ
れた各メモリセル情報および検査セル情報により
ビツト誤りを自動的に訂正する自己訂正回路とを
有する半導体記憶装置において、 １本のワード線に（Ｋ×2m）個の情報記憶用
メモリセルが接続されて構成される１次元マトリ
クスのメモリセル部を、上部ｍ個と下部ｍ個の２
ブロツクに分割し、 （Ｋ×2m）個のメモリセル情報を順にＫ個ず
つグループ化し垂直データビツト線グループとな
し、該垂直データビツト線グループを全体で2m
個設けた中から特定の垂直データビツト線グルー
プを選択するため、2m行Ｋ列のマトリクスを構
成し、〔（１，１），（１，２）…，（１，Ｋ）〕，
〔（２，Ｋ＋１），（２，Ｋ＋２），…，（２，
2K）〕，…，〔（2m，Ｋ×（2m−１）＋１），（2m，
Ｋ×（2m−１）＋２）…，（2m，Ｋ×2m）〕のＫ
個ずつの群が行方向に順次ずれて、全体として、
対角線の近傍のマトリクス交差点にのみ、選択用
の２入力ANDゲートを配した構成からなる垂直
データビツト線情報群選択用セレクタを前記メモ
リセル部に対応させて２ブロツクに分割し、かつ 前記垂直データビツト線情報群選択用セレクタ
の下部ブロツク中の前記ANDゲートの配置を、
上部ブロツク中のANDゲート配列マトリクスの
下方の列方向の延長上に配置し、 前記垂直データビツト線情報群選択用セレクタ
の専有面積を低減化してなる ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109018A JPS601699A (ja) | 1983-06-17 | 1983-06-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109018A JPS601699A (ja) | 1983-06-17 | 1983-06-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601699A JPS601699A (ja) | 1985-01-07 |
| JPS6240799B2 true JPS6240799B2 (ja) | 1987-08-31 |
Family
ID=14499493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109018A Granted JPS601699A (ja) | 1983-06-17 | 1983-06-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210012935A (ko) | 2019-07-24 | 2021-02-03 | 아지노모토 가부시키가이샤 | 수지 조성물 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175342A (ja) * | 1974-12-25 | 1976-06-29 | Fujitsu Ltd |
-
1983
- 1983-06-17 JP JP58109018A patent/JPS601699A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210012935A (ko) | 2019-07-24 | 2021-02-03 | 아지노모토 가부시키가이샤 | 수지 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601699A (ja) | 1985-01-07 |
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