JPS601707B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS601707B2 JPS601707B2 JP51156916A JP15691676A JPS601707B2 JP S601707 B2 JPS601707 B2 JP S601707B2 JP 51156916 A JP51156916 A JP 51156916A JP 15691676 A JP15691676 A JP 15691676A JP S601707 B2 JPS601707 B2 JP S601707B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- signals
- level
- ras
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はランダム・アクセス・メモリ等の記憶装置の外
部入力信号に係り、記憶装置の実装密度を高める手段に
関する。
部入力信号に係り、記憶装置の実装密度を高める手段に
関する。
ダイナミック・ランダム・アクセス・メモリ（ＲＡＭ）
は計算機システムに於ける中央演算処理装置（ＣＰＵ）
の内部メモリとして非常に需要の高いものである。
は計算機システムに於ける中央演算処理装置（ＣＰＵ）
の内部メモリとして非常に需要の高いものである。
このＲＡＭの記憶容量は縄常巡ビット程度であり、２２
ピンのパッケージに収められている。このＲＡＭの記憶
容量はＩＣ技術の発展に伴って増大する額向にあるが、
記憶容量の増大はメモリセルの行アドレス数及び列アド
レス数の増加を招き、パッケージのピン数の増加を招く
。この為、パッケージが大型化し、実装密度が低下する
と云う問題を有していた。そこで従来よりＲＡＭの実装
密度を高める手段としてメモリセルのロウアドレス信号
とカラムアドレス信号を同一ピンから時系列的に入力す
るものや、チップ選択信号（ＣＳ，ＣＥなど）をロウア
ドレスストロープ信号（ＲＡＳ）、カラムアドレススト
ロープ信号（ＣＡＳ）に負わせるものがある。
ピンのパッケージに収められている。このＲＡＭの記憶
容量はＩＣ技術の発展に伴って増大する額向にあるが、
記憶容量の増大はメモリセルの行アドレス数及び列アド
レス数の増加を招き、パッケージのピン数の増加を招く
。この為、パッケージが大型化し、実装密度が低下する
と云う問題を有していた。そこで従来よりＲＡＭの実装
密度を高める手段としてメモリセルのロウアドレス信号
とカラムアドレス信号を同一ピンから時系列的に入力す
るものや、チップ選択信号（ＣＳ，ＣＥなど）をロウア
ドレスストロープ信号（ＲＡＳ）、カラムアドレススト
ロープ信号（ＣＡＳ）に負わせるものがある。
このような手段によって記憶容量１舷ビットで、１６ピ
ンのパッケージに収納されたＲＡＭが開発された。しか
し実装密度の点からみると未だ不十分であり、更に高実
装密度のＲＡＭの出現が望まれている。本発明はこのよ
うな事情を考慮してなされたもので、その目的とするこ
とは、記憶容量の増大をはかると共に入出力ピン数の削
減をはかることができ、実装密度を高めた記憶装置を提
供することにある。
ンのパッケージに収納されたＲＡＭが開発された。しか
し実装密度の点からみると未だ不十分であり、更に高実
装密度のＲＡＭの出現が望まれている。本発明はこのよ
うな事情を考慮してなされたもので、その目的とするこ
とは、記憶容量の増大をはかると共に入出力ピン数の削
減をはかることができ、実装密度を高めた記憶装置を提
供することにある。
以下本発明の詳細を図面を参照して説明する。
第１図はＲＡＭ概略構成図で、図中１は各端子から入力
したアドレス信号や、ＲＡＳ，ＣＡＳ，ＣＳ，（ＣＥ）
信号を受けるバッファとしての信号入力部である。この
信号入力部１に入力した信号によって内部信号発生器２
が作動し、所定の制御信号を入力信号検知回路３に与え
ている。この入力信号検知回路３は例えば２個のＭＯＢ
トランジスタのドレインとゲートとを相互接続したフリ
ップフロップ等によって構成されるもので、上記入力し
たアドレス信号にから、行アドレス信号と列アドレス信
号とを得ている。これらの行及び列アドレス信号をメモ
リセルをマトリックス状に配列したメモリセルアレィ４
に与え、メモリセルを選択している。この選択されたメ
モリセルに図示しない手段によるデータの書き込みまた
は読み出しが行われる。従来「 このような構成のＲＡ
Ｍに於ては、アドレス信号が列アドレス信号の場合、Ｒ
ＡＳ信号入力端子には第２図ａに示すようなＲＡＳ信号
が入力され、上記アドレス信号が列アドレス信号である
ことを示していた。
したアドレス信号や、ＲＡＳ，ＣＡＳ，ＣＳ，（ＣＥ）
信号を受けるバッファとしての信号入力部である。この
信号入力部１に入力した信号によって内部信号発生器２
が作動し、所定の制御信号を入力信号検知回路３に与え
ている。この入力信号検知回路３は例えば２個のＭＯＢ
トランジスタのドレインとゲートとを相互接続したフリ
ップフロップ等によって構成されるもので、上記入力し
たアドレス信号にから、行アドレス信号と列アドレス信
号とを得ている。これらの行及び列アドレス信号をメモ
リセルをマトリックス状に配列したメモリセルアレィ４
に与え、メモリセルを選択している。この選択されたメ
モリセルに図示しない手段によるデータの書き込みまた
は読み出しが行われる。従来「 このような構成のＲＡ
Ｍに於ては、アドレス信号が列アドレス信号の場合、Ｒ
ＡＳ信号入力端子には第２図ａに示すようなＲＡＳ信号
が入力され、上記アドレス信号が列アドレス信号である
ことを示していた。
またアドレス信号が行アドレス信号の場合、ＣＡＳ信号
入力端子に第２図ｂに示すようなＣＡＳ信号が入力され
、上記アドレス信号が行アドレス信号であることを示し
ていた。そしてこれらのＲＡＳ及びＣＡＳ信号は通常、
ＴＴＬレベルの信号であった。本発明の第１の実施例は
ＲＡＳ信号とＣＡＳ信号とを合成した３値しベルのＣＥ
（チップ・ィネ−＊プル）信号を作り、このＣＥ信号を
１つの端子から入力したのち、パッケージ内部でＲＡＳ
信号とＣＡＳ信号との２値論理の２系統の信号に分離し
て、従来と同様な作用を行わせたものである。
入力端子に第２図ｂに示すようなＣＡＳ信号が入力され
、上記アドレス信号が行アドレス信号であることを示し
ていた。そしてこれらのＲＡＳ及びＣＡＳ信号は通常、
ＴＴＬレベルの信号であった。本発明の第１の実施例は
ＲＡＳ信号とＣＡＳ信号とを合成した３値しベルのＣＥ
（チップ・ィネ−＊プル）信号を作り、このＣＥ信号を
１つの端子から入力したのち、パッケージ内部でＲＡＳ
信号とＣＡＳ信号との２値論理の２系統の信号に分離し
て、従来と同様な作用を行わせたものである。
即ち、ＣＥ信号は第２図ｃに示す如きＭＯＳレベルとＴ
ＴＬレベルとを有するもので「同図ｄ，ｅに示すＭＯＳ
レベルのＲＡＳ信号とＴＴＬレベルのＣＡＳ信号とを含
んでいる。このようなＣＥ信号は、通常のスタンド／ゞ
ィ時には３値しベルのＨＩＧＨレベルの状態にある。こ
のＣＥ信号が中間レベルに落ちたとき、つまりＴＴＬレ
ベルのＨＩＧＨレベルになったとき内部信号発生回路２
はＲＡＳ信号が入力したと検出する。このＲＡＳ信号の
検出でメモリ４の列アドレスの指定がなされる。次にＣ
Ｅ信号が３値しベルのＬＯＷレベルになったとき、前記
内部信号発生回路２はＣＡＳ信号が入力したと検出する
。このＣＡＳ信号の検出でメモリ４の行アドレスの指定
がなされる。つまり、ＣＥ信号のみによって従来のＲＡ
Ｓ信号及び、ＣＡＳ信号と同等な機能を発揮する。しか
して本記憶装置によれば、信号入力端子をＲＡＳ信号及
びＣＡＳ信号用の２ピンからＣＥ信号用の１ピンだけと
することができる。
ＴＬレベルとを有するもので「同図ｄ，ｅに示すＭＯＳ
レベルのＲＡＳ信号とＴＴＬレベルのＣＡＳ信号とを含
んでいる。このようなＣＥ信号は、通常のスタンド／ゞ
ィ時には３値しベルのＨＩＧＨレベルの状態にある。こ
のＣＥ信号が中間レベルに落ちたとき、つまりＴＴＬレ
ベルのＨＩＧＨレベルになったとき内部信号発生回路２
はＲＡＳ信号が入力したと検出する。このＲＡＳ信号の
検出でメモリ４の列アドレスの指定がなされる。次にＣ
Ｅ信号が３値しベルのＬＯＷレベルになったとき、前記
内部信号発生回路２はＣＡＳ信号が入力したと検出する
。このＣＡＳ信号の検出でメモリ４の行アドレスの指定
がなされる。つまり、ＣＥ信号のみによって従来のＲＡ
Ｓ信号及び、ＣＡＳ信号と同等な機能を発揮する。しか
して本記憶装置によれば、信号入力端子をＲＡＳ信号及
びＣＡＳ信号用の２ピンからＣＥ信号用の１ピンだけと
することができる。
従って上記削減された１ピンをアドレス用として次表の
ように用いるとすれば、記憶容量の増大をはかることが
できる。
ように用いるとすれば、記憶容量の増大をはかることが
できる。
即ち、この表に示されるように従来の装置ではアドレス
信号として行及び列に対してＡｏ，Ａ，，……Ａ６の７
ビットの値をとることができる。
信号として行及び列に対してＡｏ，Ａ，，……Ａ６の７
ビットの値をとることができる。
従って記憶容量は２７×２７、即ち１６総４ビットであ
った。しかし本装置では〆×夕、即ち６５５３６ビット
とすることができる。このように１６ピンのパツケ−ジ
を用いた場合には、その記憶容量を従来の１腿ビットか
ら６歌ビットと格段に増大させることができる。ところ
でこのようなＣＥ信号を入力して作動させるには従来の
装置をわずかに修正することによって容易に行い得る。
った。しかし本装置では〆×夕、即ち６５５３６ビット
とすることができる。このように１６ピンのパツケ−ジ
を用いた場合には、その記憶容量を従来の１腿ビットか
ら６歌ビットと格段に増大させることができる。ところ
でこのようなＣＥ信号を入力して作動させるには従来の
装置をわずかに修正することによって容易に行い得る。
第３図は内部信号発生回路２の具体的回路図を示したも
のである。図中３１〜３５はＭＯＳトランジスタを示し
、記号Ａ，Ｂ，Ｃは各ノードを示している。
のである。図中３１〜３５はＭＯＳトランジスタを示し
、記号Ａ，Ｂ，Ｃは各ノードを示している。
従来、このような回路２にＲＡＳ信号のＨＩＧＨレベル
の信号が入力しているとき、トランジスタ３２，３３は
共にＯＮ動作するが、トランジスタ３２，３３のコンダ
クタンスに予め差を設けておくことによってノードＢの
電位はトランジスタ３４のスレッショルド電圧を越えな
い。これはトランジスタ３３のチャンネル幅をトランジ
スタ３２のチャンネル幅より十分大きくすることによっ
て蓬せられる。ここでＲＡＳ信号がＬＯＷレベルとなっ
たとき、トランジスタ３３はＯＦＦ動作する。このトラ
ンジスタ３３のＯＦＦ動作によってノードＡにはブート
ストラツプがかけられ、ノードＢの電位は略電源電圧Ｖ
ＤＤとなる。この為トランジスタ３４がＯＮ動作しノー
ドＣから信号◇が出力される。さてここでＲＡＳ信号を
本発明のＣＥ信号なるものに置換して考えると、トラン
ジスタ３２，３３のコンダクタンスの比、及びトランジ
スタ３４，３５のコンダクタンスの比を調整することに
よて達せられる。
の信号が入力しているとき、トランジスタ３２，３３は
共にＯＮ動作するが、トランジスタ３２，３３のコンダ
クタンスに予め差を設けておくことによってノードＢの
電位はトランジスタ３４のスレッショルド電圧を越えな
い。これはトランジスタ３３のチャンネル幅をトランジ
スタ３２のチャンネル幅より十分大きくすることによっ
て蓬せられる。ここでＲＡＳ信号がＬＯＷレベルとなっ
たとき、トランジスタ３３はＯＦＦ動作する。このトラ
ンジスタ３３のＯＦＦ動作によってノードＡにはブート
ストラツプがかけられ、ノードＢの電位は略電源電圧Ｖ
ＤＤとなる。この為トランジスタ３４がＯＮ動作しノー
ドＣから信号◇が出力される。さてここでＲＡＳ信号を
本発明のＣＥ信号なるものに置換して考えると、トラン
ジスタ３２，３３のコンダクタンスの比、及びトランジ
スタ３４，３５のコンダクタンスの比を調整することに
よて達せられる。
即ち、ＣＥ信号がＨＩＧＨレベルにあるときノードＢ，
ＣがＬＯＷレベルに、またＣＥ信号が中間レベルにある
ときノードＢ，ＣがＨＩＧＨレベルになるようにする。
この場合、トランジスタ３３及びトランジスタ３５のチ
ャンネルに不純物を打ち込んでスレッショルド電圧を高
める等の手段が効果的である。即ち、第３図の回路でそ
のしきし、値を３値しベルのＣＥ信号のＨＩＧＨレベル
と中間レベルの間に設定したものを用いれば、ＣＥ信号
からＲＡＳ信号を得ることができる。またこの回路と並
列接続され、基本的に第３図と同じ構成でそのしきし、
値をＣＥ信号の中間レベルとＬＯＷレベルの間に設定し
たものを設ければ、ＣＥ信号からＣＡＳ信号を取出すこ
とができる。このように比較的簡単な手段で従来のもの
から本発明の記憶装置を形成することができる。次に本
発明の第２の実施例を説明する。この実施例はＲＡＳ信
号及びＣＡＳ信号をアドレス信号の一部と共通にして３
値しベル信号としたものである。即ち、従来のＲＡＳ信
号及びＣＡＳ信号は第４図ａ，ｂに夫々示すように、各
々独立した端子から入力している。そして、上記ＲＡＳ
信号及びＣＡＳ信号に基づいて同図ｃに示すようにアド
レス信号を入力している。尚、第４図ｃ中の斜線部はド
ント・ケアを示している。そこでこの実施例ではＴＴＬ
レベルで表現されるアドレス信号の入力機にＭＯＳレベ
ルで表現されるＲＡＳ信号及びＣＡＳ信号を一体化した
形の３値しベル信号として入力させるようにしたもので
、これらの各信号を第４図ｄ，ｅに示す。このようなＲ
ＡＳ信号によれば、スタンドバイ時にＨＩＧＨレベルに
あった信号が中間レベルになることによってＴＴＬレベ
ルのアドレス信号が読み込まれる。
ＣがＬＯＷレベルに、またＣＥ信号が中間レベルにある
ときノードＢ，ＣがＨＩＧＨレベルになるようにする。
この場合、トランジスタ３３及びトランジスタ３５のチ
ャンネルに不純物を打ち込んでスレッショルド電圧を高
める等の手段が効果的である。即ち、第３図の回路でそ
のしきし、値を３値しベルのＣＥ信号のＨＩＧＨレベル
と中間レベルの間に設定したものを用いれば、ＣＥ信号
からＲＡＳ信号を得ることができる。またこの回路と並
列接続され、基本的に第３図と同じ構成でそのしきし、
値をＣＥ信号の中間レベルとＬＯＷレベルの間に設定し
たものを設ければ、ＣＥ信号からＣＡＳ信号を取出すこ
とができる。このように比較的簡単な手段で従来のもの
から本発明の記憶装置を形成することができる。次に本
発明の第２の実施例を説明する。この実施例はＲＡＳ信
号及びＣＡＳ信号をアドレス信号の一部と共通にして３
値しベル信号としたものである。即ち、従来のＲＡＳ信
号及びＣＡＳ信号は第４図ａ，ｂに夫々示すように、各
々独立した端子から入力している。そして、上記ＲＡＳ
信号及びＣＡＳ信号に基づいて同図ｃに示すようにアド
レス信号を入力している。尚、第４図ｃ中の斜線部はド
ント・ケアを示している。そこでこの実施例ではＴＴＬ
レベルで表現されるアドレス信号の入力機にＭＯＳレベ
ルで表現されるＲＡＳ信号及びＣＡＳ信号を一体化した
形の３値しベル信号として入力させるようにしたもので
、これらの各信号を第４図ｄ，ｅに示す。このようなＲ
ＡＳ信号によれば、スタンドバイ時にＨＩＧＨレベルに
あった信号が中間レベルになることによってＴＴＬレベ
ルのアドレス信号が読み込まれる。
またＣＡＳ信号においては、スタンドバイ時にＨＩＧＨ
レベルにあった信号が中間レベルになることによって上
記説明したＲＡＳ信号の場合と同様にアドレス信号が読
み込まれる。このように作用するアドレス信号の読み込
みを第５図に示すアドレスバッファを用いて説明すると
次のようになる。なお図中５１〜６９はＭＯＳトランジ
スタを示し、Ｊ，，◇２，？３，ｘ４は列アドレスを制
御する内部信号で、ぐ５，０６，Ｊ７，Ｊ８ は行アド
レスを制御する内部信号である。即ち、トランジスタ５
１のゲートに入力するＲＡＳ信号がＨＩＧＨレベルから
中間レベルまたはＬＯＷレベルとなったとき、出力Ａｄ
及びＡｄからは相反する信号が出力される。つまり内部
信号発生回路２から供給される第６図に示すような信号
○・，？２，〇３，〇４（○５，？６，０７，Ｊ８）に
よって前記各トランジスタ５１〜６９は次々に作動する
。そして前記トランジスタ５１はＲＡＳ信号が中間レベ
ル以上にあるときＯＮ動作し、ＬＯＷレベルにあるとき
ＯＦＦ動作するようになっており、このトランジスタ５
１のＯＮまたはＯＦＦ動作によってアドレス信号Ａｄ
及びＡｄが出力される。この動作はＣＡＳ信号の場合で
も同様であることは勿論である。なおトランジスタ５１
のスレッショルドレベルの設定は先に説明した第１の実
施例の場合と同様に行うことによって蓬せられる。この
ように本袋樽によればＲＡＳ信号をアドレス信号入力端
子から入力することができ、ＣＡＳ信号もアドレス信号
入力端子から入力することができる。
レベルにあった信号が中間レベルになることによって上
記説明したＲＡＳ信号の場合と同様にアドレス信号が読
み込まれる。このように作用するアドレス信号の読み込
みを第５図に示すアドレスバッファを用いて説明すると
次のようになる。なお図中５１〜６９はＭＯＳトランジ
スタを示し、Ｊ，，◇２，？３，ｘ４は列アドレスを制
御する内部信号で、ぐ５，０６，Ｊ７，Ｊ８ は行アド
レスを制御する内部信号である。即ち、トランジスタ５
１のゲートに入力するＲＡＳ信号がＨＩＧＨレベルから
中間レベルまたはＬＯＷレベルとなったとき、出力Ａｄ
及びＡｄからは相反する信号が出力される。つまり内部
信号発生回路２から供給される第６図に示すような信号
○・，？２，〇３，〇４（○５，？６，０７，Ｊ８）に
よって前記各トランジスタ５１〜６９は次々に作動する
。そして前記トランジスタ５１はＲＡＳ信号が中間レベ
ル以上にあるときＯＮ動作し、ＬＯＷレベルにあるとき
ＯＦＦ動作するようになっており、このトランジスタ５
１のＯＮまたはＯＦＦ動作によってアドレス信号Ａｄ
及びＡｄが出力される。この動作はＣＡＳ信号の場合で
も同様であることは勿論である。なおトランジスタ５１
のスレッショルドレベルの設定は先に説明した第１の実
施例の場合と同様に行うことによって蓬せられる。この
ように本袋樽によればＲＡＳ信号をアドレス信号入力端
子から入力することができ、ＣＡＳ信号もアドレス信号
入力端子から入力することができる。
従って、信号入力端子の用途を次表のように設定するこ
とができる。従って記憶容量は２７×２７ビットから〆
×がビット、即ち、先に説明したように１磯ビットから
６４Ｋビットと大幅に増大させることができる。このよ
うに本発明の手段によれば、上記第１及び第２の実施例
を用いて説明したように記憶装置の入力端子数を削減す
ることができ、この削除した端子を用いてアドレス信号
を１ビット増やすことができる。従って１６ピンパッケ
ージの６郎ビットという大容量の記憶装置を実現するこ
とができ、実装密度を格段に向上させることができる。
この為、ＣＰＵの内部メモリとして用いる場合には、そ
の機能の拡大に極めて良好に供し得ることができる。な
お本発明は上記各実施例に限定されるものではなく、種
々変形して実施することができる。
とができる。従って記憶容量は２７×２７ビットから〆
×がビット、即ち、先に説明したように１磯ビットから
６４Ｋビットと大幅に増大させることができる。このよ
うに本発明の手段によれば、上記第１及び第２の実施例
を用いて説明したように記憶装置の入力端子数を削減す
ることができ、この削除した端子を用いてアドレス信号
を１ビット増やすことができる。従って１６ピンパッケ
ージの６郎ビットという大容量の記憶装置を実現するこ
とができ、実装密度を格段に向上させることができる。
この為、ＣＰＵの内部メモリとして用いる場合には、そ
の機能の拡大に極めて良好に供し得ることができる。な
お本発明は上記各実施例に限定されるものではなく、種
々変形して実施することができる。
例えば１６ピンのＲＡＭばかりでなく、２２ピンのＲＡ
Ｍにも同様に適用できることは勿論のこと、入力する信
号形態も正論理、負論理を問わない。また内部信号発生
回路２の回路構成やアドレスバッファの回路構成も種々
のものが適用される。更にＭＯＳレベルとＴＴＬレベル
のスレツシユルドレベルも上記説明のような不純物の打
込みによるコンダクタンスの調整のほか、信号レベルを
仕様によって、例えばＴＴＬレベルのＨＩＧＨレベルを
４．０Ｖ等と抑えるようにしてもよい。
Ｍにも同様に適用できることは勿論のこと、入力する信
号形態も正論理、負論理を問わない。また内部信号発生
回路２の回路構成やアドレスバッファの回路構成も種々
のものが適用される。更にＭＯＳレベルとＴＴＬレベル
のスレツシユルドレベルも上記説明のような不純物の打
込みによるコンダクタンスの調整のほか、信号レベルを
仕様によって、例えばＴＴＬレベルのＨＩＧＨレベルを
４．０Ｖ等と抑えるようにしてもよい。
第１図はＲＡＭの概略構成図、第２図は本発明の一実施
例を説明する為の信号波形図、第３図は内部信号発生回
路の回路図、第４図は本発明の他の実施例を説明する為
の信号波形図、第５図はアドレスバッファの回路図、第
６図は第５図に示すアドレスバッファの動作を制御する
内部信号波形図である。 １・・・…信号入力部、２・…・・内部信号発生回路、
３・・・・・・入力信号感知回路、４・・…・メモリ、
３１〜３５，５１〜６９……ＭＯＳトランジスタ。 第１図第２図 第３図 第４図 第５図 第６図
例を説明する為の信号波形図、第３図は内部信号発生回
路の回路図、第４図は本発明の他の実施例を説明する為
の信号波形図、第５図はアドレスバッファの回路図、第
６図は第５図に示すアドレスバッファの動作を制御する
内部信号波形図である。 １・・・…信号入力部、２・…・・内部信号発生回路、
３・・・・・・入力信号感知回路、４・・…・メモリ、
３１〜３５，５１〜６９……ＭＯＳトランジスタ。 第１図第２図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １ マトリツクス状に配列されたメモリセルを行アドレ
ス及び列アドレスを指定して選択し、この選択されたメ
モリセルの信号の入出力を制御する１チツプで形成され
た記憶装置において、チツプ外部からの入力信号の少く
とも一部を３値レベル信号とし、この３値レベル信号を
チツプ内部で２値論理の２系統の信号に分離する手段を
有することを特徴とする記憶装置。 ２ 前記３値レベル信号は、ロウアドレスストローブ信
号とカラムアドレスストロープ信号の２系統の信号成分
を含むチツプ選択信号である特許請求の範囲第１項記載
の記憶装置。 ３ 前記３値レベル信号は、ロウアドレスストローブ信
号とロウアドレス信号の一部の２系統の信号を含む信号
およびカラムアドレスストローブ信号とカラムアドレス
信号の一部の２系統の信号を含む信号である特許請求の
範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51156916A JPS601707B2 (ja) | 1976-12-25 | 1976-12-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51156916A JPS601707B2 (ja) | 1976-12-25 | 1976-12-25 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5380143A JPS5380143A (en) | 1978-07-15 |
| JPS601707B2 true JPS601707B2 (ja) | 1985-01-17 |
Family
ID=15638170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51156916A Expired JPS601707B2 (ja) | 1976-12-25 | 1976-12-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601707B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217293A (ja) * | 1983-05-25 | 1984-12-07 | Nec Corp | 半導体集積回路 |
-
1976
- 1976-12-25 JP JP51156916A patent/JPS601707B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5380143A (en) | 1978-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4685089A (en) | High speed, low-power nibble mode circuitry for dynamic memory | |
| US4618947A (en) | Dynamic memory with improved address counter for serial modes | |
| US4667330A (en) | Semiconductor memory device | |
| US5596545A (en) | Semiconductor memory device with internal self-refreshing | |
| US4569036A (en) | Semiconductor dynamic memory device | |
| KR970006221B1 (ko) | 반도체 기억장치 | |
| KR910008101B1 (ko) | 반도체 메모리 소자의 피드백형 데이타 출력 회로 | |
| US5436865A (en) | Output circuit for semiconductor memory device realizing extended data output upon inactivation of CAS signal | |
| US4873672A (en) | Dynamic random access memory capable of fast erasing of storage data | |
| US6801468B1 (en) | Pseudo static RAM capable of performing page write mode | |
| JPH0454318B2 (ja) | ||
| EP0098164B1 (en) | Static type semiconductor memory device | |
| US4564925A (en) | Semiconductor memory | |
| JPH07211077A (ja) | 半導体記憶装置 | |
| US5007028A (en) | Multiport memory with improved timing of word line selection | |
| US4380055A (en) | Static RAM memory cell | |
| EP0062547A2 (en) | Memory circuit | |
| US5619457A (en) | Dynamic semiconductor memory device that can control through current of input buffer circuit for external input/output control signal | |
| KR0157289B1 (ko) | 컬럼 선택 신호 제어회로 | |
| US6160751A (en) | Semiconductor memory device allowing efficient column selection | |
| JPH05198172A (ja) | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 | |
| US6396746B2 (en) | Semiconductor memory device | |
| JP3110883B2 (ja) | 半導体記憶装置 | |
| JP3290315B2 (ja) | 半導体記憶装置 | |
| JPS601707B2 (ja) | 記憶装置 |