JPS6019693B2 - ビツト誤り率測定器 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル信号の伝送品質を評価する指標とし
て用いられるビット誤り率の測定器、特に衛星通信の分
野で多く使用されるバースト状信号を受信復調する受信
器の性能を評価するためのビット毎のビット誤り率測定
器に関するものである。

ディジタル信号は“０”と“１”との２つの状態しか持
たない符号の系列であり、コンピュ−夕・データや、Ｐ
ＣＭ符号化された音声、画像信号などの伝送に用いられ
る。

この場合１つの符号は１ビットの情報を伝送出釆る。デ
ィジタル信号を用いた信号伝送、すなわちディジタル通
信の特長の１つは、受信器において受信した個々の符号
を“０”又は“１”に正しく復調することにより、伝送
中に受けた歪や雑音の影響を完全に除去し得ることであ
る。

しかしながら、もし伝送路中の歪や雑音の影響が大きく
なると、受信復調時に誤った判定を行なう確率が増えて
釆る。

従って、ディジタル信号の伝送品質の評価は、送信した
符号の数Ｍ、すなわちＭビットに対して、受信復調時に
誤って復調された符号の数Ｍ′、すなわちＭビットの比
Ｍ／Ｍを「ビット誤り率」と定義し、これを使用する。

ビット誤り率を測定するためには、あらかじめ内容の判
った符号系列を送信信号として伝送し、受信器により復
調された符号系列を対応する符号毎に比較し、もし不一
致が検出されれば、その符号が誤っている。すなわち１
ビットの誤りがある、と判定する。測定に使用される符
合系列は“１”と“０”とが出来るだけランダムに配列
されていることが望まれるため、ＰＮ（ＰｓｅｕｄｏＮ
ｏｉｓｅ）符号系列が一般に用いられる。地上の伝送路
を用いたディジタル通信では、ディジタル信号を連続し
て伝送する場合が多く、この場合にはビット誤り率は時
間的に一様と考えられるので測定は容易である。しかし
ながら、衛星通信の分野で使用されるディジタル通信方
式では信号を断続的に伝送することが多い。

これは、衛星搭載中継器を各局が時分割的に共用したり
（ＴＤＭＡ方式の場合）、中継器の電力を有効に利用す
るために、各局が真に伝送すべき信号が存在する時にの
み送信を行なったり（ＳＣＰＣ／ＦＤＭＡの場合）する
ことによる。この様な断続的な信号をバーストと呼ぶ。
この様なバースト状の信号を取扱う受信器は、前述の様
な連続的な信号を受信した時のビット誤り率のみでなく
、バースト状信号が受信された直後の過渡的な状態での
性能が大きな問題になる。

本発明は、この様なバースト状信号を取扱うから受信器
の過渡特性を容易に判定することを目的としたものであ
る。以下、図を用いて詳細に説明する。第１図Ａはこの
様なバースト状信号波形を示し、伝送せんとするデータ
信号１の前に、前贋信号（ＰｒｅａｍｂｌｅＷｏｒｄ）
と呼ばれる特別な信号２，３を付けるのが普通である。

すなわち受信復調器（一般にはＰＳＫ復調器）で搬送波
の抽出及びデータのクロツク位相の抽出を容易にするた
めのＣＲ／ＢＴＲ信号及び後続するデータ信号１の諸同
期を取るためのＳＹＮＣ信号（ＵｎｉｑｕｅＷｏｒｄ）
ともいう）３が付加される。第１図Ｂは、この様なバー
スト信号を受信復調した時のビット誤り率の変化の例を
示し、縦軸にビット誤り率を、横軸に時間をとり、測定
されたビット誤り率をプロットすると、復調器の特性に
よって４又は５の様な曲線となる。

勿論、ビット誤り率は小さい方が好ましいから、特性４
の方が望ましい特性であり、特性５の場合には復調器の
調整が著しくずれており、搬送波又はクロツクの抽出特
性が劣化していることを示す。すなわち、バースト状信
号の伝送品質、あるいは、受信器の性能は第１図Ｂの様
なビット誤り率の時間的変化を測定することにより明確
に知ることが出来る。

しかしながら、この様な測定を行なうことの欠点は測定
に多大の時間を要することである。本発明は、上述の様
に有効なビット誤り率の時間的変化特性を短時間で測定
することを目的とするものであり、これにより、単に回
線品質の測定が容易になるばかりでなく、受信器の調整
に利用して調整の時間を著しく短縮することが出来、使
用現場における保守或いは製造工場における検差効率を
著しく改善することが出来る。

本発明を説明する前に先ず従来の測定方法を説明する。

第６図はビット誤り測定の原理の説明図である。クロツ
ク発生器１０は実際のディジタル信号の伝送速度に対応
する周波数のクロツクを発生する発振器、ＰＮ発生器２
０は前述したクロツク発生器出力により駆動され、“１
”と“０”の符号がランダムに近い形の前述のＰＮ符号
系列（以下ＰＮ信号と呼ぶ）を発生する回路であり、発
生したＰＮ信号は実際のディジタル信号の代りに被測定
装置に加えられる。図において、被測定装置は変調器３
０と復調器３１とであり変調器出力は擬似伝送路３２を
経て復調器入力に加えられる。

擬似伝送路３２は一般的には雑音成分の添加を行なうが
、その他の非直線回路素子や周波数特性を持った回路素
子を通すことによって実際の伝送路を近似することも行
なわれる。前記復調器入力はＰＮ信号に復調されて復調
器３１の出力に現われ、比較器４１に加えられる。

ただし、この信号はビット謙りを含むのみならず、ＰＮ
発生器２０の出力に比し、位相的に遅延を受けている。
従って、ＰＮ発生器２０の出力は遅延調整回路４０によ
って適当な遅延を与えられ、誤りのない基準信号として
前記復調器出力と同一の位相で比較器４１に加えられ、
符号毎の比較が行なわれる。この比較器４１は、もし２
つの入力の間に差異があれば、“１”を、なければ“０
”を出力する。

従って比較器出力の“１”の有無を観察すれば復調器出
力における誤りの頻度を知ることが出来る。ただし、前
述の遅延調整回路４０で完全に位相を調整することは難
しく、また、環境温度などの影響で復調器出力における
遅延量がわずかに変動することがあり得る。

この場合、比較器出力では２つのＰＮ信号入力の位相の
ずれに対応して両者の間の不一致を示す細いパネル列が
現われ、本来のビット誤りの測定を困難にしてしまう。
この間題を解決するため、一般にリタィミング回路４２
を設け、前記クロック発生器１０の出力のクロックを用
いて比較器４１の出力を適当な位相でリタィミングし、
前述の細いパルス列の影響を除くと同時にカゥンタ４５
で計測し易い波形とする。前述のクロック発生器１０が
発生するクロツクの周波数、従って特定時間内に発生す
る符号、すなわちビット数Ｍは既知である。従って、カ
ウンタ４５によりリタィミングされた比較器４１の出力
を特定時間計数し、その数をＭ′とし、Ｍ′／Ｍを計数
することにより、前記特定時間内の平均ビット誤り率が
求められる。通常、この様なビット誤り率は、擬似伝送
路内の雑音添加量を変化させながら測定し、雑音添加量
対ビット誤り率の特性として示される場合が多い。

また、この様なビット誤り率は、主として復調器の性能
に依存する度合が大きいために、変調器３０は標準のも
のを固定的に用い、復調器３１のみを被測定対象として
用いることも多い。

また、擬似伝送路３２が実際の伝送路である場合も有り
得る。上述の方法はビット誤り率が時間的に一様である
場合には有効であるが、本発明の目的であるバースト状
信号を取扱う復調器の過渡的な性能を評価することは出
来ない。

すなわち、本発明の目的を達成する為には、第１図に示
した様なバ−スト状信号に対してバーストの始点または
適当な基準点からクロック信号の周期を単位として測っ
た相対的な位置を定義し、その特定の位置におけるビッ
ト誤り率を測定しなければならない。すなわち、その特
定の位置においてＭ回測定を行ない、その内の誤りの回
数Ｍ′を計数しＭ／Ｍの比を計算せねばならない。第２
図はバースト状信号に対する過渡特性を測定する従来の
ビット誤り率測定器のブロック図を示す。

このブロック図では、第６図の被測定装置である変調器
３０、復調器３１及び擬似伝送路３２をまとめて、被測
定装置３００として１つのブロックにまとめて示してお
り、この被測定装置にバースト状信号を供給する回路と
、被測定装置からの出力を用いてビット誤り率を測定す
る回路とが詳細に示されている。クロック発生器１００
は、この測定器で使用されるクロック信号１０１を発生
し、該クロック信号を各部に供給する。ＰＮ発生器２０
０はクロック１０１により駆動されて連続的なＰＮ信号
２０１を発生する。ゲート信号発生器２１０はクロック
１０１を計数し、適当な周期で測定用バースト信号を発
生し、また同じ周期で測定を行うためのバースト・スタ
ート信号２１１，２１４及びゲート信号２１２，２１３
を発生する。前層信号発生器２２川まタイミング信号２
１１を受けると第１図Ａの２，３に示した様な前層信号
２２１を発生し、丁度前暦信号の時間的位置と長さに適
合したゲート信号２１２によりＡＮＤゲート２３０を通
り２２２となり、更にＯＲゲート２５０を通って被測定
装置３００｝こ対する入力信号２５１となる。一方連続
的なＰＮ信号２０１はゲート信号２１３によりＡＮＤゲ
ート２４川こてバースト状信号２０２となり、丁度前層
信号２２１に後続する形でＯＲゲート２５０１こ加えら
れ入力信号２５１になる。上記説明における各信号波形
と時間的関係を第３図ａ〜ｇにて示す。

第２図に戻り、入力信号２５１は被測定装置３０川こ加
えられる。

被測定装置は一般にはＰＳＫ変復調装置であるが、図に
示したブロックは測定のための折り返しループ、あるい
は伝播路をシュミレートするための雑音発生器等を含む
ものとする。また、場合によっては伝播路自体を含むと
考えても良い。受信復調された信号は出力信号３０１と
なり再び誤り率測定器に戻って来る。一方入力信号２５
１は遅延調整回路４０川こより被測定装置３００‘こよ
ると同一の遅延を与えられて基準信号４０１となる。被
測定装置として図示されたブロックに遅延時間が時間と
共に変化する様な伝播路を含な場合には、基準信号の遅
延量を常に出力信号３０１に同期させる為の同期制御装
置を別に必要とするが、本発明とは直接関係がないので
省略する。この２つの信号３０１と４０１とは例えばェ
クスクルーシブ・オア回路によって構成された比較器４
１０にて比較され、不一致があるとビット誤り信号４１
１を生じる。この信号は一般ｏにＮＲＺ（ＮＯＲＥＴＵ
ＲＮＴＯ細ＲＯ）信号である。ビット誤り信号４１１は
リタイミング回路４２０によりクロツク１０１に対して
同期化され、更にカウンタ４５０で計数出来る様なＲＺ
（ＲＥＴＵＲＮＴＯ斑ＲＯ）信号４２１に変えられる。

ゲート信号発生器４３０はバースト・スタート信号２１
４を基準として、そこからクロック信号１０１の周期を
単位として任意の相対的時間位置でクロックの周期に等
しい幅のゲート信号４３１を発生するものである。上記
の説明における各信号波形と時間的関係を第３図ｈ〜ｉ
に示す。

第２図に戻り、ビット誤り信号４２１はゲート信号４３
１と合致した時のみカウンタ４５０に加えられ計数され
る。

ゲート信号発生器２１０にて作られるバーストの繰り返
し周期とゲート信号４３１の幅は既知であるから、一定
時間におけるバースト状信号の繰り返し回数をＭとし、
カウンタ４５０１こおける計数値をＭ′とし、Ｍ′／Ｍ
を求めることにより、ゲート信号４３１の位置における
ビット誤り率を得ることが出来る。

ゲート信号４３１を基準タイミング信号２１４に対して
順次動かして測定を繰り返すことにより第１図Ｂに示す
様なビット誤り率の曲線を求めることが出来る。この様
な測定法における欠点の１つは、前述の様に測定に多く
の時間を要することである。

ビット誤りは通常ランダムに、すなわち確率的に発生す
るからビット誤り率を正確に求めようとするにはサンプ
ル数を増やさねばならない。すなわち、いかなる場合で
も誤りビット数Ｍ′が少なくとも１０ビット以上になる
様な期間にわたって測定を行なうべきである。そうする
と例えばバーストの繰り返し周期を５ｍｓｅｃとすると
、ある点のビット誤り率が１０‐４であることを測定す
るには約１０分（１び×１０×８ｈｓｅｃ＝５０の砂＝
８．３分）程度の時間が必要であり、第１図Ｂの様に数
十ビットにわたって測定を行なうことは、途中を省略す
るようにしても数時間以上を要することになり、折角有
効な品質評価法であるにもかかわらず、利用面で大きな
制約を受けることになる。本発明は従来の上記欠点を解
決する為になされたものであり、従って本発明の目的は
、第１図Ｂの如き特性曲線を上記の１回の測定に要する
時間で求めることが出釆る新規なビット誤り率測定器、
即ち、被測定装置のバースト状信号受信時のビット誤り
率に関する過渡応答特性を、受信バーストの始点（又は
基準点）からの相対的時間位置の関数として全体を同時
に観察することにより、測定の所要時間を著しく短縮す
ることができる新規なビット誤り率測定器を提供ること
にある。

本発明の他の目的は、単に回線品質の測定を容易にする
ばかりでなく、受信器の調整に利用して調整時間を著し
く短縮し、使用現場における保守、あるいは製造工場に
おける検査効率を著しく改善することができる新規なビ
ット誤り率測定器を提供することにある。本発明は上記
目的を達成するために、被測定装置のバースト状信号受
信時のビット誤り率に関する過渡応答特性の測定、すな
わち、周期的に供給されるバースト状信号の始点又はこ
れに代る基準点からクロック周期を単位として表わした
時間的位置の関数として被測定装置復調出力におけるビ
ット誤り率の変化を測定する場合に、前記バースト状信
号をＭ回被測定装置に供給し、各回毎にバースト状信号
の始点又はこれに代る基準点からクロック数を計数する
カウンタを始動し「ビット誤りが検出される度に対応す
る前記カウンタの内容を１つのデータとして順次記憶回
路に記憶せしめ、Ｍ回のバースト状信号の供給が終った
後、該記憶回路の内容に対し、同一のデータ、すなわち
同一のカウンタ内容が記憶されている回数Ｍ′（Ｍ′≧
０）をそれぞれのカウンタ内容毎に調べ、Ｍ′／Ｍの値
によりそのカウンタ内容が意味する時間的位置における
ビット誤り率を算出することを特徴とするものである。

すなわち、本発明の１つの特徴は、検出された個々のビ
ット誤りを、バースト状信号の女台点、例えばバースト
・スタート信号２１４の発生した時点からの相対的時間
位置として記録することである。

本発明の他の特徴は、上記記録の集積を改めて調査又は
編集し、必要な時間位置におけるビット誤り率を求める
ことである。

以下本発明をその良好な実施例について図面を参照しな
がら具体的に説明する。

第４図は本発明に係るビット誤り率測定器の一実施例を
示す。

本発明においてもＰＮ信号をデー夕とするバースト状信
号を被測定装置に供給する部分及び被測定装置の復調出
力中のビット誤りを検出する部分は基本的には第２図で
説明した従来の測定器と同様である。従って、第４図は
第２図のゲート信号発生器２１０、比較器４１０、リタ
ィミング回路４２０、ゲート信号発生器４３０、ＡＮＤ
ゲート４４０及びカウンタ４５０に相当する部分のみを
示しており、特に後の３つは本発明の特徴を示す部分で
あるために詳細なロジック図で示している。図はやや複
雑に見えるが、この中で特徴的な回路は、バースト状信
号内での相対的時間位置を示すためにクロック信号１０
１を計数するｎ段２進カウン夕６４０、ビット誤りを効
出した際に、前記ｎ段２進カウンタ６４０の内容を記録
するメモリ６８０、測定後、メモリ６８０‘こ記録され
たデータの内、特定の相対的時間位置に対応するデータ
のみを調査するための時間位置設定スイッチ７００及び
そのデータの記録された回数を計数するカウンタ７３０
である。

本発明の回路は一般に３つの動作モード、すなわち準備
モード、記録モード、計数モードを有しこれらのモード
はモード制御回路５００を通して手動又は自動的に行な
われる。

準備モードはメモリ６８０の内容をクリアするモード、
記録モードはｎ段２進カウンタ６４０の内容をビット誤
りを検出した時点でメモリ６８０に書き込むモード、そ
して計数モードは時間位置設定スイッチ７００に一致す
るメモリ６８０の内容の数をカウンタ７３川こて計数す
るモードである。

この様に各動作モードでの動作の中心となるメモリ６８
０はｎビット×ｍワード（ｎ，ｍ，１は正の整数、ｍ＝
２１）の容量を持つランダムアクセスメモリ（以下腿ｍ
ＲＡＭと記す）であり一般にｎ＝４，８，１２，１６…
・・・１≧１０が考えられる。ｎ×ｍＲＡＭ船０はＷ端
子に制御信号５４１が加えられた時にＤＩＮ端子に加え
られているｎ本のパラレルデータ６４１をＡＤＤ端子に
加えられているアドレスカウンタ６６０の出力、１本の
パラレルデータ６６１が示すアドレスへ書き込み、又Ｗ
端子の制御信号５４ １が存在しない時にはＡＤＤ様子
に加えられるアドレス情報６６１により指示される内容
をＤＯ端子にｎ本のパラレル出力６８１として出力する
ものとする。

図において、ゲート信号発生器２１０、比較器４１０、
リタィミング回路４２０及びこれらに関係する各種信号
の動きは前述の第２図、第３図に示した従来例と同じで
ある。

即ち、クロック信号１０１は図示されていないクロック
発生器１００により発生され、連続的に供給される。ゲ
ート信号発生器２１０は、このクロック信号により駆動
され、バーストスタート信号２１４を周期的に発生する
。比較器４１０は被測定装置の復調出力中のビット誤り
を検出し、本発明の回路の前記動作モードとは無関係に
、リタィミング回路４２０を介してビット誤り信号４２
１を発生する。ここで、第４図の他の主要な回路につき
説明する。

Ｍ計数回路５２０１まモード制御回路５００の制御信号
５０１が“０”の間にリセットされ、“１”になると活
性化し、バースト・スタート信号２１４を計数し、Ｍ選
択スイッチ５１０にて選択されたＭの値だけ計数すると
停止する。この間ゲート信号５２１を“ＯＭ’とし、Ａ
ＮＤゲート５３０を開くことによりＭ個のバースト・ス
タート信号５３１をゲート信号発生器６０川こ供給する
。Ｍの値は測定するバーストの数に対応し、ｎ×ｍＲＡ
Ｍ６８０のｍの数又は予想されるビット誤り率により適
当に選ぶ必要があるが、一般には１ぴ，１ぴ，１び，１
ぴといった値を選ぶことが後でビット誤り率を直読する
ために望ましい。ゲート信号発生器６０川まバースト・
スタート信号５３１に対応するトリガ信号６０１を発生
し、ＯＲゲート６５０を通してｎ段２進カウンタ６４０
１こリセット信号６５１を供給する他、クロツク１０１
を用いて測定対象区間に相当するゲート信号６０２を発
生しＡＮＤゲート６１０，６２ｏを開閉する。

ＡＮＤゲート６１０はクロツク１０１を上記測定対象区
間のみ通し「クロック信号６１１としてｎ段２進カゥン
タ６４０を駆動する。

従ってｎ段２進カウタ６４０の内容は測定対象区間の始
点から教えたバースト信号内の相対的時間位置に対応す
ることになる。一方、リタィミングされたビット誤り信
号４２１は、ＡＮＤゲート６２０１こより上記測定対象
区間のみ通過を許され、ＯＲゲート６３０を通り信号６
３１となり、アドレスカウンタ６６０をクロック信号と
して駆動する。

即ち、アドレスカゥンタ６６０はビット誤り信号６３１
を計数することになる。ＯＲゲート６３０を通ったビッ
ト誤り信号６３１は、更に遅延回路６７０を通り信号６
７１となり、ＡＮＤゲート５ ４０を通りｎ×ｍＲＡＭ
６８０に対する書き込み制御信号５４１となる。遅延回
路６７０の遅延量はアドレスカウンタ６６０のクロック
入力と内容の出力６６１との間の遅延に応じて適当に定
められる。なお、ＡＮＤゲート５４０は制御信号５０３
により計数モード期間中は禁止される。アドレスカウン
タ６６０は、１段２進カウンタであり、各モードの最初
にモード制御回路５００の出力するりセット信号５０４
により“０……０”にリセットされ、次いで信号６３１
により駆動される。

カウンタ内容は、パラレル出力６６１としてｎ×ｍＲＡ
Ｍ６８０のＡＤＤ端子に加えられる外、６６２としてデ
コーダ６９０に加えられる。もしアドレスカウンタ６６
０がオーバーフローすると、デコーダ６９０がそれを検
出し、デコード出力６９１をモード制御回路５０川こ戻
す。デコード出力６９１は準備モード、計数モード‘こ
おいては１つの動作の完了を示すが、記録モードにおい
てはＭ選択スイッチ５１０の、あるいはゲート信号発生
器６００のゲート信号６０２の位置幅の設定不適又は被
測定装置の特性劣化を示すものであり、再設定を要求す
るアラーム信号となる。一致検出回路７１０１ま計数モ
ードで使用される回路であり、一般にｎ個のェクスクル
ーシブ・オア回路と１個のＡＮＤ回路とにより構成出来
、２組のｎ本のパラレル入力６８１と７０１との内容が
完全に一致した時に一致出力７１１を発生する。

計数モ−ドにおいては後述の様にＡＮＤゲート５５０が
開き、ビット誤り信号４２１に代ってクロック信号１０
１がアドレスカウン夕を駆動する信号６３１として用い
られる。又信号６７１も遅延回路６７０で遅延されたク
ロツク信号１０１となる。前記一致出力７１１のパルス
幅は、アドレスカゥンタ６００を駆動するクロック６３
１の周期、すなわち、遅延されたクロツク信号６７１の
周期と等しい幅を持つＮＲＺ信号であるために、ＡＮＤ
ゲート７２０において信号６７１により打ち抜き、ＲＺ
信号７２１としてカウンタ７３０により計数される。次
に各動作モードにおける各部の働きを述べる。

先ず準備モード‘こおいて、モード制御回路５０川まリ
セット信号５０４を発生させ、ｎ段２進力ウンタ６４０
、アドレスカウンタ６６０（及びカウンタ７３０も）を
初期状態にリセットする。

次に制御信号５０２と５０３を“１”とし、ＡＮＤゲー
ト５４０と５５０とを開く。この結果クロツク１０１は
ＡＮＤゲート５５０、ＯＲゲート３０を通りアドレスカ
ゥンタ６６０を駆動し、一方ｎ×ｍＲＡＭ６８０にｎ段
２進カウンタ６４０の内容を書き込む。この時ｎ段２進
カウンタ６４０はリセットされており、その内容６４１
は“０……０”であるから、クロツク６３１が、アドレ
スカウンタ６６０がオーバーフローするまで加えられる
と、ｎ×ｍＲＡＭ６８０はその内容がクリアされること
になる。モード制御回路５００はデコーダ６９０の出力
６９１によりクリアが終ったことを知ると次の記録モー
ドに移る。

記録モードにおいてモード制御回路５００は再びリセッ
ト信号５０４を出した後に、制御信号５０１を“１”、
５０２を“０’’、５０３を“１”とし、前述の方法で
ビット誤りの発生したバースト信号内の位置情報をｎｘ
ｍＲＡＭ６８０に記録する。

このモードはＭバースト観測して停止する。記録モード
の完了はＭ計数回路５２川こ発光ダイオード（ＬＥＤ）
等で表示されることを想定しているが、以下に述べる数
モードを全自動化する場合には完了信号をモード制御回
路５００‘こ帰還する必要がある。計数モードーこおい
ては先ず寺間位置設定スイッチ７００を希望する値にセ
ットし、次いでモード制御回路５００により計数モード
に入る。

この場合先ずリセット信号５０４が発生し、次いで制御
信号５０２が“１”、５０１と５０３が“０”となり、
ｎ×ｍＲＡＭ６８川ま読み出しモードのままアドレスカ
ウンタ６６０の指示に従ってその内容を出力し、一致検
出出力７１１がカゥンタにて計数される。計数値をＭ′
とすればビット誤り率はＭ′／Ｍとなる。１回の計数モ
ードはデコード出力６９１の発生により停止するので、
次の値を時間位置設定スイッチ７０川こ設定し上述の過
程を繰り返す。

本発明の測定において記録モードに要する時間は従来の
測定法において１つの位置におけるビット誤りの測定に
要する時間と同じである。

計数モードは、手動で行なう場合には無視出来る時間と
なるので、もしＰ個の点のビット誤りを計測して第１図
Ｂの様なグラフを作る場合の所要時間は１／Ｐで良いこ
とになる。以上の説明はすべて手動で行なう場合である
が、時間位置設定スイッチ７００を各計測モード毎に１
つづつ進むカウンタとし、この２進カウンタとカゥンタ
７３０の内容をそれぞれＤＡ変換して×−Ｙレコーダに
第１図Ｂの様なグラフを書くことも出来るし、クロツク
１０１の周波数が十分に高いか、或いは計数モードの時
のみ特別のクロックを用いることにより、上記ＤＡ変換
器出力を残像ブラウン管のＸＹ表示として使用し、第１
図Ｂの曲線を直視することも可能である。

更にデータの速度、すなわちクロック１０１の周波数が
十分低い場合（例えば６巡ｂｐｓ）には、第４図の回路
の大部分を十分なメモリ容量を持ったマイクロコンピュ
ータで置き換えることも出来る。

第５図に、本発明の他の実施例として、マイクロコンピ
ュータを用いた実施例を示す。

マイクロコンピュータは必要なプログラムを記憶したＲ
ＯＭ（リードオンリメモリ）を含むＣＰＵ部（中央処理
装置）８００とＲＡＭ（ランダムアクセスメモリ）８２
０、入力レジス夕８１０、出力レジスタ８３０などより
成り、ｎ段２進カウンタ６４０の内容６４１はビット誤
り信号６２１により入力レジスタ８１川こロードされ、
一方、ビット誤り信号６２１はＣＰＵ部８００に割り込
みを起し、内部のプログラムを励起して入力レジスタ８
１０の内容をＲＡＭ８２０の適当な番地に記録する（入
力レジスタ８１川まタイミング関係に余裕があれば省略
することも出来る）。バースト・スタート信号２１４も
別の割り込み信号としてＣＰＵ部８００‘こ加えられる
ことにより第４図のＭ計数回路６２０の働きもＣＰＵ８
０川こ行なわせることが出来る。ＣＰＵ部８００は外部
からのモード制御信号８０１の指示に応じて（センス入
力と考えて良い）前述の各モードの処理をすべてＣＰＵ
の中で行ない、計数モードでは計数結果を出力レジスタ
８３川こ出力することが出来る。出力レジスタ８３０は
ｎビットとは限らず、例えば計数結果と対応する時間位
置情報を並列に出力することも可能であり、出力の利用
については第４図の場合と同様に考えることが出来る。
以上第４図、第５図ではデータ速度、あるいはクロツク
１ ０ １についてｎ×ｍＲＡＭ６８０又はＣＰＵ部８
００が動作出来る程度の速度を想定していたが、数１風
価ｐｓ以上の高速度の場合には一度バッファを置いて速
度変換をし、バースト繰り返し周期は同じだがバースト
長を引き伸ばした低速信号に変換する過程を用いる必要
がある。

しかしながら、本発明は計測時間の短縮が第１の目的で
あるために、データ速度あるいはクロック１０１の周波
数が低い場合により大きな効果を発揮する。以上詳述し
た様に、従来の方法では受信バーストの特定の位置でビ
ット誤りを測定し、同じことを他の位置でも順次繰り返
していたのに対し、本発明では測定すべき受信バースト
全体を同時に観察することにより測定の所要時間を短縮
しようとするものであり、本発明はバースト状の信号を
扱う機器の検査、調整、保守に使用してその所要時間を
大幅に短縮することが出来、あるいは逆に有効な検査、
調整、現地保守の手段を与えることになりその奏する効
果は極めて大きい。

以上本発明はその良好な実施例について説明されたが、
それは単なる例示的なものであり、ここで説明された実
施例によってのみ本願発明が限定されるものでないこと
は勿論である。

【図面の簡単な説明】

第１図Ａは本発明が対象とするバースト状信号波形、Ｂ
はＡのバースト状信号の受信復調におけるビット誤りの
時間的変化を示す図、第２図は従釆のビット誤り率測定
器のブロック図、第３図は第２図の測定器にける各部の
信号波形のタイミング図、第４図は本発明の一実施例を
示すブロック図、第５図は本発明の他の実施例を示すブ
ロック図、第６図はビット誤り測定の原理の説明図であ
る１００・・・・・・クロツク発生器、２００・・・…
ＰＮ信号発生器、２１０，４３０，６００・・・・・・
ゲート信号発生器、２２０・・・・・・前暦信号発生器
、３００…・・・被測定装置、４００……遅延調整回路
、４１０・…・・比較器、４２０・・・・・・リタィミ
ング回路、４５０，７３０……カウンタ、５００……モ
ード制御回路、５１０・・・・・・Ｍ選択スイッチ、５
２０・・・・・・Ｍ計数回路、６４０・・・・・・ｎ段
２進カゥンタ、６６０・…・・アドレスカウンタ、６７
０・・・・・・遅延回路、６８ ０・・…・ｎｘｍＲＡ
Ｍ、６ ９ ０…・・・デコーダ、７．００・…・・時
間位置設定スイッチ、７１０・・・・・・一致検出回路
、８００…・・・ＣＰＵ部、８１０・・・・・・入力レ
ジスタ、８２０・…・・ＲＡＭ、８３０・…・・出力レ
ジスタ。 男’図 努Ｓ図 図 Ｎ 増眠 図 ｍ 対ミ 労４図 第６図

Claims (1)

【特許請求の範囲】
1. １ バースト状のデイジタル信号に対するビツト誤り率
   を、該バースト状信号の始点またはその始点と所定の関
   係を有する基準点からクロツク信号の周期を単位として
   定めた相対的時間位置の関数として測定するビツト誤り
   率測定器において、被測定装置に既知の符号系列を内容
   とするバースト状信号を繰り返し供給する手段と、前記
   被測定装置の復調出力の内容と前記供給したバースト状
   信号の内容とを比較してビツト誤りを検出する手段と、
   前記バースト状信号のＭ回（Ｍ≧１）の繰り返しの各々
   に対して前記バースト状信号の始点たはその始点と所定
   の関係を有する基準点からのクロツク信号周期を計数す
   る第１の計数手段と、ビツト誤りが検出された時点にお
   ける前記第１の計数手段の内容をデータとして順次記録
   する記憶手段と、更に前記記録が完了した後に前記記憶
   手段に記録された特定のデータの記録された回数Ｍ′（
   Ｍ′≧０）を計数する第２の計数手段とを有し、Ｍ′／
   Ｍにより前記特定のデータに対応する相対的時間位置に
   おけるビツト誤り率とすることを特徴とするビツト誤り
   率測定器。