JPS6024622B2 - フアクシミリ回線制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は複数の回線対応部に含まれる１対のメモリの書
き込みアドレスおよび読み出しアドレスを与えるカウン
タの削減を図ったファクシミリ回線制御装置に関するも
のである。

最近のファクシミリ回線はたとえば、市外局間を高速の
ファクシミリ専用線を用いて接続する第１図に示す構成
を用いることにより、料金の低減を図る計画が進められ
ている。

第１図において、１はファクシミリ、３，１３は市外局
交モ製機、４，〜４ｎは送信側の回線対応部であり、各
回線毎に供Ｖ給するべき情報が存在するか否かを監視し
、後述のバッファメモリ６から指示あるとき、情報が存
在すれば出力するものである。５は共通の符号器であり
、選択ざれた回線対応部４ｉから供給される画像信号を
符号化し、圧縮するものである。

バッファメモリ（ＢＭ）６は回線対応部４，〜４ｎの各
々に接続された図示されない線路を介し、各回線対応部
４ｉに送信するべき画像信号が存在するか否か検策し、
画像信号が存在する回線対応部の画像信号の一ライン毎
に順次走査して、各回線対応部の画像信号を符号器５に
導入するものである。また、このバッファメモリ（ＢＭ
）６は符号器５により符号化された画像情報を回線対応
部毎に蓄積し、数ライン分蓄積された時点で当該回線対
応部の識別情報を付加して画像情報を受信側に送出する
機能を有する。受信側のバッファメモリ１６は受信した
識別情報から、回線対応部１４，〜１４ｎの内受信され
るべき回線対応部、たとえば回線対応部１４，を復号器
を介して指定するとともに、続いて受信される画像情報
を復号器１５に導入する機能を有する。

復号器１５はこの識別情報に基づき回線対応部１４，〜
１４ｎに接続された一対の線路の一方を高レベルにし、
他方に画像情報を復号化した信号を供給する。また、こ
の際復号化された信号に同期してクロックを送出する機
能を具える。以上の機能を有するシステムにおいて、送
信側すなわち、送信側ファクシミリ（ＦＡＸ−Ｓ）１は
電話回線の切替スイッチ２を通し、市外局交換機３に入
り交換が行なわれ、ファクシミリ用の複数の回線対応部
４，〜４ｎの１つが選択され符号器５で符号圧縮された
後、バッファメモリ（ＢＭ）６に蓄積し、これを高速伝
送路１０を介して受信側のバッファメモリ（ＢＭ）１６
に蓄積し、送信側と逆に復号器１５で復号した後、所定
の回線対応部１４１〜１４ｎの１つを通して受信側の市
外局交換機１ ３に入り相手のファクシミリ（ＦＡＸ−
Ｒ）１に画信号として供給される。なお、このファクシ
ミリ（ＦＡＸ−Ｒ）１は回線対応部１４，〜１４ｎの内
の一つに対応するものであり、図示は省略したが他にｎ
−１台のファクシミリが存在する。第２図はこの場合の
送信側の回線対応部４，〜４ｎにつき公知例の構成を示
すものである。

これらは同一構成であるから添字を除いて説明する。同
図の鎖線で囲んだ回線対応部４内に１対のメモリ（ＭＯ
）２１と（ＭＩ）２３を設け、入力側スイッチＳＩ、出
力側スイッチＳ２の切替えにより、復調器で２値化され
た画信号がスイッチＳＩを介して一方のメモ川こ供給さ
れ、他方のメモリの内容はスイッチＳ２を介し回線指定
制御される３ステートゲート２５を経て符号器５に送ら
れる。一方このメモリ（ＭＯ）２１，（ＭＩ）２３に書
き込みアドレスを与えるカウンタ２２，２４はサンプリ
ングクロツクをスイッチＳ３，Ｓ４で切替え、画信号ス
イッチＳＩを介して一方のメモリに供給された時は対応
するカウン夕により書き込みアドレスが与えられ、他方
のメモリに対応するカウンタには符号器５より回線指定
制御されたＡＮＤ回路２６を介してクロツクを与え読み
出しアドレスが該メモ川こ与えられる。図のスイッチＳ
Ｉ〜Ｓ４の位置では、クロックがスイッチＳ３を濁しカ
ウンタ２２に送られ、メモリ（ＭＯ）２１に書き込みア
ドレスを与えて直信号がスイッチＳＩを介して蓄積され
る。一方符号器５よりＡＮＤ回路２６とスイッチＳ４を
通しクロツクをカウソタ２４に送り、メモリ（ＭＩ）２
３に読み出しアドレスを与えてその内容が読み出され、
スイッチＳ２と３ステートゲート２５を介して符号器５
に送られる。この場合、３ステートゲート２５とＡＮＤ
回路２６に対しては符号器５により回線指定制御が行な
われる。ここではスイッチＳＩ〜Ｓ４を通常のスイッチ
形式で示したがこれらは論理ゲートにより構成できるこ
とは言うまでもない。

そしてこれらの構成は集積回路としてプリント板に実装
されるが、その小形化簡略化が問題となっている。とく
にカウンタ２２，２４は多数のゲート回路より成り占積
率において大きな比重を占めているから、これを削減で
きれば複数の回線対応部に亘り適用されるから小形化と
低価格化により得られる利益は大きし、。本発明の目的
は複数の回線対応部に含まれる１対のメモリの書き込み
アドレスおよび読み出しアドレスを与えるカウンタの削
減を図ったファクシミリ回線制御装置を提供することで
ある。前記目的を達成するため、本発明のファクシミリ
回線制御装置は複数の回線対応部と共通符号部より成り
、該回線対応部に１対のメモリを設けて切替えることに
より、一方のメモリにファクシミリ端末からの画信号を
蓄積している間に、他方のメモリの内容を前記共通符号
部で読み出すファクシミリ回線制御装置において、前記
各回線対応部にファクシミリ端末からの画信号に対応し
切替えられた一方のメモリに書き込みアドレスを与える
共通のカゥンタを設けるとともに、前記共通符号部に前
記切替えられた他方のメモ川こ読み出しアドレスを与え
る共通のカウンタを設けたことを特徴とするものである
。

以下本発明の原理と実施例につき詳述する。

第３図は本発明の実施例の概略説明図である。第２図の
構成に対しては同じ番号を付している。同図の鎖線で囲
んだ回線対応部４内に１対のメモリ（ＭＯ）２１と（Ｍ
Ｉ）２３を設け、スイッチＳＩ，Ｓ２を切替えにより、
画信号がスイッチＳＩを介して一方のメモ川こ蓄積され
、他方のメモ１」内容はスイッチＳ２を介し回線指定制
御される３ステートゲート２５を経て符号器５に送られ
ることは第２図のとおりである。同図において異なる点
はメモリ（ＭＯ）２１，（ＭＩ）２３に書き込みアドレ
スを与えるカウン夕を共用とし共通のカウン夕３１とし
たこと、および読み出しアドレスを与えるため、各回線
対応部４にそれぞれカウンタを設けることなく、共通符
号器５に１個の共通のカゥンタ３５を設けたことである
。読み出し‘ま高速化が可能であるから、回線対応部４
の一方のメモリの書き込み中に、他方のメモリの読み出
しを複数の回線対応部４に亘り行ない完了することは容
易である。上述の構成を用いることにより、回線対応部
４に設けるカウンタ数を半減し、これに共通符号器５に
１個のカウンタを加えるだけでよい。同図において、受
信画信号がスイッチＳＩを介してメモリ（ＭＯ）２１に
供給された時は、カウンタ３１によりスイッチＳＩＩを
介し書き込みアドレスが与えられ、メモリ（ＭＩ）２３
には共通符号器５のカウンタ５は前述のように高速読み
出しが可能であるから、一方のメモリ（ＭＯ）２１にカ
ウンタ３１から書き込みアドレスが与えられて受信画信
号を蓄積している間に、他方のメモリ（ＭＩ）２３の内
容をカウンタ３５から読み出しアドレスが与えられスイ
ッチＳ２，３ステートゲート２５を通して共通符号部５
に送られる。

この手順は回線対応部４．〜４ｎの読み出しアドレスに
順次移行され、たとえば、ｎ＝１０とすると図の実線で
示すアドレスＡＤＯからスイッチＳ１ ２，Ｓ１４で制
御される点線のアドレスＡＤ９のメモリ内容を全部読み
出すことができる。これらの読み出し回線指定は共通符
号器５からの回線指定制御により行なわれる。このよう
に回線対応部の１対のメモリの書き込みアドレスは各回
線対応部毎に設けた共通のカウンタで与えられ、読み出
しアドレスは全部の回線対応部の分を共通符号器に設け
た共通のカウンタで間に合わせることができる。第４図
は上述の原理に基く本発明の実施例の具体回路例を示す
。第３図と同じ構成に対しては同一番号を付している。
同図において、復調器で２値化された画信号は第３図の
スイッチＳＩに対応するＡＮＤ回路Ａ１，Ａ３を通しメ
モリ（ＭＯ）２１，（ＭＩ）２３に切替え入力される。

またメモリ（ＭＯ）２１，（ＭＩ）２３には同様にサン
プリングクロツクに同期したクロツクがＡＮＤ回路Ａ２
，Ａ４を通して書き込み（ＷＥ）端子に入力されるとと
もに、サンプリングク。ックがカウンタ３１に入力し第
３図のスイッチＳＩ１，Ｓ１３に対応するＡＮＤ回路Ａ
５，Ａ６とＯＲ１，ＯＲ２を介して書き込みアドレスを
メモリ（ＭＯ）２１，（ＭＩ）２３のアドレス（ＡＤ）
端子に与える。また後述する共通符号器５のカウンタ３
５から供Ｖ給される読み出しアドレスは回線指定信号で
制御される３ステートゲート４８を通して、第３図のス
イッチＳＩ １，Ｓ１３に対応するＡＮＤ回路Ａ７，Ａ
８とＯＲ１，ＯＲ２を介して読み出しアドレスをメモリ
（ＭＯ）２１，（ＭＩ）２３のアドレス（ＡＤ）端子に
与える。

これらの対のＡＮＤ回路ＡＩ，Ａ３，Ａ２，Ａ４，Ａ５
，Ａ６，Ａ７，Ａ８にカウンタ３１の出力によりオンオ
フを反転するフリップフロップ（ＦＦ）４０の出力と反
転出力をそれぞれ加えることにより同時に切替えられる
。メモリ（ＭＯ）２１，（ＭＩ）２３の各出力は第３図
のスイッチＳ２に対応するＡＮＤ回路Ａ９，ＡＩＯとＯ
Ｒ回路ＯＲ３を介し回線指定信号で制御される３ステー
トゲート２５を通して共通符号器５に送られる。ＡＮＤ
回路Ａ９，ＡＩ川ま前述の各ＡＮＤ回路と同様にＦＦ４
０の出力と反転出力が加えられて切替制御される。以上
の回線対応部４の構成により、第３図の概略説明におい
て述べたように、メモリ（ＭＯ）２１，（ＭＩ）２３の
うちの一方のメモリにカゥンタ３１より書き込みアドレ
スが与えられて蓄積されている間に、他のメモリには共
通符号器５のカゥンタ３５からの読み出しアドレスが与
えられ、メモリ内容が読み出されて共通符号器５に送ら
れる。これは高速読み出しが可能であるから回線指定信
号により複数の回線対応部に亘りこの期間内に読み出し
が完了する。共通符号器５の構成は、同図の右側に示す
ように、３ステートゲート２５の出力がＡＮＤ回路１１
によりクロックで歩進されて変化点検回路４１に入力し
、これに接続されたランレングスカウンタ４２により受
信画信号の白または黒のランレングス（継続ビット数）
を計数し、変化点検出時には画信号情報およびランレン
グス値により固定〆モリ（ＲＯＭ）４３に格納されてい
る符号化変換テーブルから符号化情報とビット数を得て
、それぞれシフトレジスタ４４とセットカウンタ４５に
セットする。

また、変化点検出回路４１からのスタート信号をクロツ
クとともにＡＮＤ回路Ａ１２を通してカウンタ３５に入
れて計数し１ラインの符号化終了を検知し、ライン終了
信号（ＥＯＬ）発生回路４６よりＥＯＬ信号をシフトレ
ジスタ４４に送り符号化情報に付加する。本発明ではこ
のライン終了検出用のカウンタ３５に着目し、このカウ
ンタ３５の出力を、前述したように、回線対応部４の３
ステートゲート４８を介して送り、ＡＮＤ回路Ａ７，Ａ
８とＯＲ１，ＯＲ２を通してメモリ（ＭＯ）２１，（Ｍ
Ｉ）２３の読み出しアドレスとして共用するようにした
ものである。前述のとおり、この読み出しアドレスは回
線指定信号により複数の回線対応部４，〜４ｎの３ステ
ートゲート４８に切替えられて供勺給され、しかも読み
出し‘ま書き込みに比し２Ｍ昔以上の高速で行なわれる
から、回線対応部の一方のメモリの１回の書き込み中に
たとえば２の固程度の回線対応部の他方のメモリの読み
出しを完了することができる。以上説明したように、本
発明によれば、各回線対応部にファクシミリ端末からの
受信画信号に対応し切替えられた一方のメモリに書き込
みアドレスを与える共通のカウンタを設けるとともに、
共通符号部に前記切替えられた他方のメモリに読み出し
アドレスを与えかつ複数の回線対応部の当該メモリを順
次高速に読み出す共通のカゥソタを設けたものである。

これにより回線対応部のカウンタ数は半減し、共通符号
部のカウンタは前述のようにＥＯＬ検出用カウンタを共
用できるから構成は格段に簡略化し、集積回路の小形化
、低価格化に役立つ効果は大きい。

【図面の簡単な説明】

第１図は本発明を適用するファクシミリシステムの一般
説明図、第２図は従来例の説明図、第３図は本発明の実
施例の概略説明図、第４図は本発明の実施例の具体回路
例の説明図であり、図中、４，４，，４Ｍま回線対応部
、５は共通符号部、２１，２３はメモリ、２５，４８は
３ステートゲート、３１，３５はカウンタ、４０はフリ
ツプフロップ、４１は変化点検出回路、４２はランレン
グスカウンタ、４３は固定メモリ（ＲＯＭ）、４４はシ
フトレジスタ、４５はセットカウンタ、４６はＥＯＬ発
生回路、Ａ１，Ａ１２はＡＮＤ回路、ＯＲＩ〜ＯＲ３は
ＯＲ回路を示す。 第１図第２図 第３図 図 寸 球

Claims (1)

【特許請求の範囲】
1. １ 複数の回線対応部と共通符号部より成り、該回線対
   応部に１対のメモリを設けて切替えることにより、一方
   のメモリにフアクシミリ端末からの画信号を蓄積してい
   る間に、他方のメモリの内容を前記共通符号部で読み出
   すフアクシミリ回線制御装置において、前記各回線対応
   部にフアクシミリ端末からの画信号に対応し切替えられ
   た一方のメモリに書き込みアドレスを与える共通のカウ
   ンタを設けるとともに、前記共通符号部に、前記他方の
   メモリに読み出しアドレスを与える共通のカウンタを設
   けたことを特徴とするフアクシミリ回線制御装置。