JPS602674B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明は複数の鍵の押鍵状態を示す時分割多宣言信号
を発生させるとともに、上記時分割多重信号に対応する
波形信号を時分割的に発生させて、この波形信号と上記
時分割多重信号とを乗算することにより押下鍵に対応し
た多数の楽音を同時に発音しうるようにした電子楽器に
関し、特に上記発生楽音の音量を押鍵中の鍵数に対応し
て効果的に制御し得るようにした電子楽器に関する。

この出願人は先に、特厭昭５２−１５０８９５号（特開
拓９５４−８３４１９号公報参照）、発明の名称「電子
楽器」の明細書中に記載した発明の電子楽器を提供した
。この発明を要約すると、複数の鍵スイッチを所定速度
で順次走査して各鍵の押鍵状態を示す時分割多重信号を
発生するとともに「上記鍵スイッチ走査に同期して各音
高に対応する波形信号を時分割的に発生し、この波形信
号と上記時分割多重信号とを秦算して楽音信号を得るよ
うにしたことを特徴とする電子楽器である。またこの発
明は、複数の鍵スイッチを所定速度で順次走査して各鍵
の押鍵状態を示す時分割多重信号およびこの時分割多重
信号を所定時間遅延させた信号をそれぞれ対応する操作
子の設定位置に応じて重み付けした重み付け信号として
出力するとともに「上記鍵スイッチの走査に同期して各
菅高に対応する波形信号を時分割的に発生し、この波形
信号と上記蝕み付け信号とを秦算して楽音信号を得るよ
うにしたことを特徴とする電子楽器である。この電子楽
器はこのような簡単な構成により多数の楽音を同時に発
生しうる優れた特長を有するものである。ところで上記
電子楽器においても、時に非常に多数の鍵（たとえば１
の固以上の鍵）が押下されると、楽音の音量は、莫大な
ものとなる。

この出願の発明は上記事情を考慮してなされたもので、
その目的とするところは、押鍵数に対応して最適な音量
の楽音が常に得られるようにした電子楽器を提供するこ
とである。

この出願の第１の発明では、押鍵中の鍵数を検出してこ
の押鍵数の検出データにもとづき前記波形信号の音量レ
ベルを制御するようにしたものである。

またこの世願の第２の発明では、押鍵中の鍵数を検出し
てこの押鍵数の検出データと前記重み付け信号とにもと
づき前記波形信号の音量レベルを制御するようにしたも
のである。これによりこの発明の電子楽器は、押鍵数に
対応した最適な音量の楽音信号が得られ、特に同時に非
常に多くの鍵が押下された場合に効果的な音量制御が自
動的に行えるものである。以下、図面を参照してこの出
願の発明の具体例を説明する。

第１図において、この発明の電子楽器は大別して、鍵盤
（図示略）上の各鍵に対して設けられ、且つマトリック
ス状に配列されている多数の鍵スイッチを有する鍵スイ
ッチ回路１と、この鍵スイッチ回路１の各鍵スイッチを
順次走査して各鍵スイッチの開閉状態、すなわち、押鍵
状態を表わす時分割多重信号ＴＤＭを出力する鍵スイッ
チ走査回路２と、この鍵スイッチ走査回路２および後述
する時分割波形発生回路４等の動作を制御するタイミン
グ信号を発生するタイミング信号発生回路３と、上記鍵
スイッチ回路１の走査に同期して各鍵の音高に対応する
周期の対数表示された波形信号（音源信号または楽音信
号）ｌｏｇａさ（ａ≧１，Ｓ＞０）を時分割的に発生す
る時分割波形発生回路４と、時分割多重信号ＴＤＭが入
力されてこの時分割多重信号ＴＤＭを複数の遅延回路に
より所定時間ずつ順次遅延させ、これら時分割多重信号
ＴＤＭおよびその遅延信号ＤＴＤＭを対応する重み付け
回路に入力して所定の重み付けをした重み付け信号ｋ，
〜ｋ９を得るようにしたカプラ制御回路３０と、このカ
プラ制御回路３０から出力される上記重み付け信号ｋ，
〜ｋ９鍵スイッチ走査回路２から出力される時分割多重
信号ＴＤＭ、後述する信号ＳＹＣおよび上記波形信号ｌ
ｏｇａか入力されて、押鍵数に応じて音量制御された楽
音信号を出力する音量制御回路５と、この音量制御回機
５の出力信号が入力され、鍵スイッチ回路１の１回の走
査開始時から走査終了時までの一走査期間内の上記出力
信号を累計加算するアキュームレータ６と、各走査期間
の終りにアキュームレータ６の内容が入力されてラツチ
するラツチ回路７と、このラッチ回路７の出力信号（デ
ィジタル信号）をアナログ信号に変換するＤ４変換器８
と、このＤ〜変換器８の出力信号を増幅する増幅器９と
、増幅器９の出力信号を楽音として発音させるスピーカ
１０とから構成されている。

次に第２図ないし第５図を参照して上記した各部の構成
を詳細に説明する。

周知のように１オクターブは１２の音名Ｃ，Ｃ＃，Ｄ，
…・・・，Ｂから成るが、この実施例では、第１オクタ
ーブの１２個の鍵（これら鍵をＣ，，Ｃ＃，Ｄ，，……
，Ｂと表記する）、第２オクターブの１２個の鍵Ｃ２，
Ｃ＃，Ｄ２，…・・・，Ｂ２、以下同様な表記にしたが
う第３〜第５オクターブの各１２個の鍵、および第６オ
クターブの１個の鍵Ｃ６の合計６１個の鍵が鍵盤（図示
略）上に設けられているものとする。これら６１個の鍵
に対応する６１個の鍵スイッチは、第２図示するように
鍵スイッチ回路１内にマトリックス状に配列されている
。すなわち、鍵スイッチ回路１の列ライン１，〜ｌｏは
それぞれ第１〜第６オクターブに対応し、また行ライン
Ｌ〜Ｌ，２は各菅名Ｃ，Ｃ＃，・・・・・・，Ｂに対応
している。たとえば列ライン１，と行ラインちとの交差
点上には、第１オクターブの鍵Ｅ，の鍵スイッチが配設
されている。なお、図中の列ライン１，〜１６と行ライ
ンＬ，〜Ｌ，２の各交差点上に付した丸印は、上述した
鍵スイッチが対応する列ラインと行ライン間に順方向ダ
イオードと直列接続されていることを示す。ここでタイ
ミング信号発生回路３の構成を説明する。

この回路３は、所定周期で常時出力されるクロツクパル
ス少により駆動される４ビット構成の１２進カウンタ１
５（このカウンタ１５の内容「００００」〜「１１０１
ハ １Ｇ隻数表示「０」〜「ＩＬ；以下では１坊隼数表
示で表わす；は各音名Ｃ〜Ｂにそれぞれ対応している）
と、この１２進カゥンタ１５の最上位ビット（第４ビッ
ト）のどット出力信号Ｎ４により駆動される４ビット構
成の１坊隼カウン夕１６（このカウンタ１６の内容「０
００」〜「１０１ハ１伍隻数表示ｒｏ」〜「６」；以下
では１０進数表示で表わす；はそれぞれ第１〜第６オク
ターブに対応している）と、更に１２進カウンター５の
第１，２，４ビット出力信号Ｎ，，Ｎ２，Ｎ４および１
Ｇ隻カウンタ１ ６の第１，４ビット出力信号Ｂ，，＆
が直接入力されるとともに、１２進カウンタ１５の第３
ビット出力信号Ｎ３および１坊隼カウンタ１６の第２，
３ビット出力信号＆，Ｂ３がそれぞれ対応するィンバー
タ６５，６６，６７を介して入力されるアンドゲート１
７とにより構成されている。

このアンドゲート１７の出力信号は信号ＳＹＣと称され
、この信号ＳＹＣにより後述する１走査期間が規定され
る。１２進カウンタ１５の第１〜第４ビット出力信号Ｎ
，〜Ｎ４は鍵スイッチ走査回路２内のデコーダ１２に入
力されている。

すなわち、カウンター５の内容を表わす信号Ｎ，〜Ｎ４
はデコーダ１２によりデコードされ、デコーダ１２にＩ
Ｚ本設けられている出力端○，〜０８のうち何れかに、
、１″信号として出力される。たとえば１２進カウンタ
１５の内容が音名Ｇに対応する内容７（ＩＧ隼数表示）
の場合、デコーダ１２の出力端０８のみから、、１″信
号が出力される。１０進カゥンタ１６の第１〜第４ビッ
ト出力信号Ｂ〜Ｂ４は、鍵スイッチ走査回路２内の地の
デコーダー１に入力されている。

すなわち、カウンター６の内容を表わす信号Ｂ，〜Ｂ４
は、デコーダー１によりデコードされ、その出力信号は
鍵スイッチ回路１の列ライン１，〜１６のうち、何れか
１本の列ラインに、、１１″信号として出力される。た
とえば、カウンター６の内容が第３オクターブを表わす
内容２（１０進数表示）であるとき、列ライン１３にの
みぃ１″信号が出力され、第３オクターブの各鍵Ｃ３，
Ｃ＃，・・…・，Ｂ３がこの間走査されるように構成さ
れている。鍵スイッチ回路１の行ラインＬ，〜Ｌ，２の
出力信号は鍵スイッチ走査回路２内の対応するアンドゲ
ート１３，〜１３，２の各第１入力端にそれぞれ入力さ
れている。アンドゲート１３，〜１３，２の各第２入力
端には、上記デコーダー２の出力端○，〜０，２の出力
信号がそれぞれ入力されている。また各アンドゲート１
３，〜１３１２の出力信号はオアゲート１４を介して時
分割多重信号ＴＤＭとして前述したカプラ制御回路３０
および音量制御回路５に入力されている。タイミング信
号発生回路３、鍵スイッチ走査回路２を上記のように構
成したので、両カウンタ１５，１６により１２Ｇ隻カゥ
ンタが形成され、この１２Ｇ隻カゥンタの出力信号Ｎ，
〜Ｎ４，Ｂ〜＆（内容０〜１１９を表わす）により、６
１個の鍵スイッチから成る鍵スイッチ回路１の１走査期
間（第４図）が規定される。

即ち、第４図には、１２０ビットタイムからなる１走査
期間内の上記１２Ｇ隼カウンタの内容（各ビットタイム
）０〜１１９と、走査される鍵の種類との対応関係を示
す。この発明で使用される鍵の数は６１であるから、１
２０進カゥンタの内容が６１〜１１９の期間は実際には
鍵スイッチ走査が実行されない。１２進カウンター５の
ビット出力信号Ｎ，〜Ｎ４が入力されるデコーダー２は
、上述したように１２進カウンタ１５の内容が０〜１１
のときその出力端○，〜○，２に順次、、１″信号を出
力する。

このため１２進カウンター５の内容が、たとえば０のと
きにはアンドゲ−ト１３，が開かれており、このとき何
れかのオクターブの音名Ｃに相当する鍵Ｃ，，Ｃ２，・
・・・・・Ｃ６が押鍵されていれば、アンドゲート１３
，から押鍵信号が出力され、この信号は更にオアゲート
１４を介して時分割多重信号ＴＤＭとして出力される。
このようにして１走査期間が開始されると、６１個設け
られた鍵Ｃ，，Ｃ＃，・・・，Ｂ５，Ｃ６の押鍵状態が
、１２進カウンタ１５、ＩＱ隼カゥンタ１６から成る１
２Ｇ隼カゥンタの内容が０〜１１９に順次変化するとき
「第１オクターブの鍵から順次走査される。またアンド
ゲート１７からは１走査期間の終了時、すなわち、１２
Ｇ隻カウンタ１５，１６の内容が１１９のときにのみ信
号ＳＹＣが出力される。この信号ＳＹＣは後述するアキ
ュームレータ６、ラッチ回路７、音量制御回路５に入力
される。またタイミング信号発生回路３内の１２進カウ
ンタ１５の第１〜第４ビット出力信号Ｎ．〜Ｎ４および
１Ｇ隻カゥンタ１６の第１〜第４ビット出力信号旧，〜
＆はともに、時分割波形発生回路４内の周波数ナンバメ
モリ１８にアドレス指定信号として入力されている。

これにより鍵スイッチ回路１の各鍵スイッチの走査に同
期して周波数ナンバメモリ１８がアドレスされ、この周
波数ナンバメモリ１８からはそのとき走査されている鍵
の音高に対応した周波数に比例した数値（以下、周波数
ナンバと呼ぶ）Ｒが出力され、この周波数ナンバＲ（１
７ビットで表わされるデータ）は加算器１９の第１入力
端Ａに入力される。

なお、この周波数ナンバメモリ１８には、実際には設け
られていない鍵Ｃ＃〜Ｃ，。（４８鍵分）に対応する周
波数ナンバメモリＲも記憶されている。すなわち、鍵ス
イッチ走査回路２から出力される時分割多重信号ＴＯＭ
は、後述するように、カプラ制御回路３０内のシフトレ
ジスタ３１〜３８（合計４８ステージ）に入力されて遅
延されるから、この遅延された信号ＤＴＤＭに対しても
対応する周波数ナンバＲを与えて対応する波形信号を発
生させる必要があるためである。上記加算器１９の第２
入力端Ｂには、後述するシフトレジスタ２０の出力デー
タ（２０ビット）が入力されており、したがって加算器
１９は周波数ナンバＲとシフトレジスタ２０の出力とを
加算し、その加算値はシフトレジスタ２川こ２０ビット
の並列デー夕として入力される。シフトレジスタ２０は
１２０ステージ、１ステージ＝２０ビットの容量をもち
クロックパルスぐにより駆動されて、加算器１９から出
力された加算値を順次シフトする。すなわち、加算器１
９およびシフトレジスタ２０は各音高に対応する周波数
ナンバＲをそれぞれ独立して順次繰り返し加算している
ことになる。シフトレジスタ２０から時分割的に順次出
力される出力データ（第１２０ステージ出力）のうち上
位８ビットのデータはサインテーブル２１にアドレス信
号として入力される。この８ビットのデータはそのとき
走査されている鍵Ｃ，〜Ｃ６の音高に対応した内容をも
つほかに上述した鍵Ｃ＃〜Ｃ，ｏの音高に対応した内容
をもつ。サインテーブル２１はＲＯＭであり、このサイ
ンテーブル２１には、サイン波形の時々刻々変化する各
振幅値（瞬時値）を表わす振腕データＳの職域数ｌｏｇ
ａ言（ａ≧１，Ｓ＞０）が、各１２ビットのデータとし
て予め記憶されている。

そして、このサインテーブル２１内の各対数表示データ
ｌｏｇａまま、シフトレジスタ２０の出力データに基づ
いて時分割的に読出され、音量制御回路５内の加算器７
８（第３図）の入力端Ａへ送られる。カプラ制御回路３
０は、直列接続された８個のシフトレジスタ３１〜３８
と、鍵スイッチ走査回路の出力側および各シフトレジス
タ３１〜３８の出力側にそれぞれ接続される９個の重み
付け回路３９〜４７と、これら重み付け回路３９〜４７
の出力信号ｋ，〜ｋ９をすべて加算する加算器４８とか
ら構成される。

シフトレジスタ３１，３２，３３，３４，３５，３６，
３７，３８はそれぞれ容量１２ステージ．１ビット、７
ステージ．１ビット、５ステージ．１ビット、７ステー
ジ．１ビット、５ステージ．１ビット、４ステージ．１
ビット、３ステ−ジ．１ビット、５ステージ．１ビット
を有するとともにクロックパルス０１こより駆動され、
先頭のシフトレジスタ３１に入力される時分割多重信号
ＴＯＭを順次後段シフトレジスタ側（３２〜３８）にシ
フトさせるようになされている。

したがってあるビットタイムにシフトレジスタ３１の第
１ステージに入力された時分割多重信号ＴＤＭは１２ビ
ットタイム後にこのシフトレジスタ３１の第１２ステー
ジから出力されて次段のシフトレジスタ３２の第１ステ
ージに入力され、更にこのシフトレジスタ３２に入力さ
れた信号ＤＴＤＭ（信号ＴＤＭを１２ビットタイム遅延
したもの）は７ビットタイム後にその第７ステージから
出力され、次段のシフトレジスタ３３の第１ステージに
入力される。このようにして信号ＴＯＭは、カプラ制御
回路３０に入力後各シフトレジスタ３１〜３８により所
定時間ずつ、すなわち、１２ビットタイム、７ビツトタ
イム、５ビットタイム、７ビットタイム、５ビツトタイ
ム、４ビットタイム、３ビツトタィム、５ビットタイム
、ずつ遅延されて各シフトレジスタ３１〜３８から出力
される。ここで、シフトレジスタ３１の入力端をＡ点、
シフトレジスタ３１〜３８の各出力端をＢ，Ｃ，Ｄ，Ｅ
，Ｆ，Ｇ，日，１点と名付けておく。Ａ点には１６フィ
ート（以下、フイートはダッシュで示し、１６′と表記
する）に相当する重み付け回路３９が接続されている。
Ｂ点には８′に相当する重み付け回路４０が接続されて
いる。同様にしてＣ，Ｄ，Ｂ，Ｆ，Ｇ，日，１点にはそ
れぞれ、５妻，４′，２冬２′，・も・亨ｒに相当する
重み付け回路４１，４２，４３，４４，４５，４６，４
７が接続されている。各重み付け回路３９〜４７はとも
に、スライド式の切換スイッチ４９、ェンコーダ５０、
３個のアンドゲート５１，５２，５３から成り、同一構
成を有する。第２図には、１６′の重み付け回路３９の
構成のみ詳細に図示し、他の回路４０〜４７の構成の図
示は省略する。重み付は回路３９（４０〜４７）におい
て切換スイッチ４９の共通接点には、、，１″信号が供
給されており、また０〜７までの８個の切換接点から出
力される信号はェンコーダ５０に入力されている。ェン
コーダ５０は切換えスイッチ４９の各切襖接点の位置に
対応した信号を３ビットのデータとして出力し、アンド
ゲート５１，５２，５３の各第１入力端にそれぞれ入力
されるように構成される。またアンドゲート５１，５２
，５３の各第２入力端はともにＡ点（Ｂ点〜１点）に接
続され、更にアンドゲート５１，５２，５３の各出力信
号は３ビットデータｋ，（ｋ２〜ｋ９）として加算器４
８に入力される。これにより、切換スイッチ４９の切襖
接点が、たとえば「５」に設定されていると、ェンコー
ダ５０からは数値「５」を表わす３ビットのデータ「１
０１」、すなわちアンドゲート５１，５３の第１入力端
にぃ１″信号、アンドゲート５２の第１入力端に、、０
″信号が出力される。これによりアンドゲート５１，５
３のみが開かれるから、このときＡ点に入力されている
時分割多重信号ＴＤＭが、、１″信号であれば、加算器
８には重み付け回路３９から数値「５」を表わすデータ
「１０１」が入力されることになる。各重み付け回路３
９〜４７に設けられている各切襖スィッ４９を駆動する
ドローバー（つまみ）は、第５図にみられるように配列
され、電子楽器の鍵盤付近（例えば鍵盤上部のパネル面
）に設けられている。第５図中左側から順に重み付け回
路３９〜４７に対応してドローバー５４．〜５４９が配
列されている。各ドローバー５４・〜５４８を図の上下
方向にスライドすると目視位置に数字１〜８が表われる
ようになっており、各ドローバー５４，〜５４９の最上
位直に示される数字が、そのドローバー５４・〜５４９
により駆動される切襖スイッチ４９の切襖接点を表わす
ようになされている。第５図では、たとえば１６′の重
み付け回路３９の切襖スイッチ４９は切換接点「２」に
設定されている。このようにして各ドローバー５４，〜
５４９ の位置を演奏者が適宜操作することにより、各
フィートの重み付けが自由に設定できる。また各シフト
レジスタ３１〜３８から遅延されて出力される信号ＤＴ
ＤＭは、更に各ドローバー５４，〜５４９ の設定位置
に対応した数値が重み付けされて各フィートの重み付け
回路３９〜４７からデータｋ，〜ｋ９として出力され、
加算器４８に送られる。加算器４８はこれらデータｋ，
〜ｋ９を加算してその加算値を６ビットのデータＫとし
て音量制御回路５に出力する。次にこの発明の主要部で
ある音量制御回路５の詳細を第３図を参照して説明する
。

この回路５は大別して、鍵スイッチ走査回路２から出力
される時分割多重信号ＴＤＭを入力信号とし、且つ上記
信号ＳＹＣによって制御される押鍵数検出回路８０と、
カプラ制御回路３０の加算器４８の出力データＫ（りニ
ア値）を対数表示デー外。ｇａ実に変換する第１の変換
器７６と、上記押鍵数検出回路８０の出力データＡ（リ
ニア値）と第１の変換器７６の出が−夕１０ｇａ麦と物
算す伽算器Ａ丁７とこの加算器７７の加算出力データｌ
ｏｇａＲとサインテーブル２１から出力される対数表示
された波形信号（正弦振幅値）ｌｏｇａ言と物算する加
算器７８と「 この加算器７８の加算出力デー州ｇａ器
机ニア表示デ‐タ砦こ変側て楽音信号とする第２の変換
器７９とからなるものである。

押鍵数検出回路８０‘こおいてはト信号ＳＹＣをィンバ
ータ７川こより反転した信号ＳＹＣが制御信号としてア
ンドゲート７１，〜７１４の各第１入力端に入力され、
またそれらの各第２入力端には、後述するレジス夕７４
の出力データ（４ビット）の各ビット信号ｒ，〜ｒ４が
入力されている。したがって信号ＳＹＣ＝、、０″（２
値論理信号）のとき、インバータ７０の出力信号ＳＹＣ
が、、１″信号となって各アンドゲート７１，〜７１４
が動作状態となり、ビット信号ｒ，〜ｒ４がこれらを通
過して加算器７２の対応する加算入力端Ａ，，ん，Ａ３
，んに入力される。また加算器７２のキャリィ入力端Ｃ
ｉには時分割多重信号ＴＤＭが入力されており、したが
って加算器７２では、信号ＴＤＭとビット信号ｒ，〜ｒ
４により表わされる４ビットのデータとが加算され、そ
の加算値は４ビットのデータとして加算出力端Ｓ，，Ｓ
２，Ｓ３，Ｓ４から出力され対応するオアゲート７３，
〜７３４を介して１ステージ．４ビット構成のレジスタ
７４の各ビットに入力される。上記加算器７２の加算値
が１５（すなわち２進数表示による「１１１１」）以上
となると、キャリイ出力端Ｃｏから信号、、１″（キヤ
リイ出力）が出力され、この、、１″信号は各オアゲ−
ト７３，〜７３４を介してレジスタ７４の各ビットに入
力される。すなわち、１走査期間内の同時押鍵数が１５
以上の場合はすべて１５とみなされ、押鍵数Ａの最大値
を１５と規定するものである。上託しジスタ７４はクロ
ックパルス仇こより駆動されて入力されたデータを信号
ｒ，〜【４として出力し、上記アンドゲート７１，〜７
１４およびラツチ回路７５に送る。ラッチ回路７５は信
号ＳＹＣをデータ読込み信号とし、この信号ＳＹＣこ、
、１″のとき、すなわち１走査期間の終了時にレジスタ
７４内の出力データ（ｒ，〜ｒ４）を取込んで記憶し、
次の１走査期間の終了時までそのデータ（ｒ，〜ｒ４）
を保持する。このラツチ回路７５の出力データＡ（すな
わち前走査期間時における同時押鍵数）は加算器７７入
力端Ａに送られ、またこの加算器７７の入力端Ｂには第
１の変換器７６の出力データｌｏｇａ毒が送られている
。そして加算器７７の刀ｏ算デ−夕１０ｇａ舎柳算器７
８の入力端Ｂに送られ、また加算器７８の入力端Ａには
サインテーブル２１の出力データｌｏｇａ蔓が入力され
る。そして加算器７８の力ｏ算デ‐小ｇａ簿ま第２の変
換器側こ刈りニア表示のデ‐夕讐に変換され、ァキュー
ムレータ６内の加算器２３の入力端Ａに送られる。

なお、第３図中の各信号線に示される数字はデータのビ
ット数を表わす。上記構成により、１走査期間の終了時
（１２Ｇ隻カウンタの内容が１１９のとき）、信号ＳＹ
Ｃ（、、１″）が出力されてインバータ７０の出力が、
、０″となると、アンドゲート７１，〜７１４ の各出
力が、、０″となり、この各出力、、０″は加算器７２
の各入力端Ａ，〜Ａ４に供給される。このとき、信号Ｔ
ＤＭは必ず、、０″ であるから（何故ならば、信号Ｔ
ＤＭ（、、１″）は１走査期間内で１２Ｇ隻カウンタの
内容が０〜６０のときにのみ出力される信号である）、
加算器７２のキャリー入力端Ｃｉの入力はぃ０″である
。したがって加算器７２の各出力端Ｓ，〜Ｓ４から出力
される信号はともに、、０＾である。したがってレジス
タ７４にはデータ「００００」が１走査期間の終了時に
入力され、その内容がクリアされる。１２坊隼カウンタ
の内容が０になり、次の１走査期間が開始すると、レジ
スタ７４の出力ｒ，〜ｒ４は「００００」となり、アン
ドゲート７１，〜７１４ に供給される。このとき、信
号ＳＹＣは、、０″であるから、インバータ７０の出力
は、、１″となり、各アンドゲート７１，〜７１４ は
この走査期間が終了するまで動作状態となっている。こ
の走査期間が開始して最初に信号ＴＤＭ（ぃｌｒ；この
信号ＴＤＭは押下鍵に対応する信号である）が出力され
るまでレジスタ７４の内容「００００」は楯還保持され
、加算器７２の各入力端Ａ，〜んの入力は、、０″であ
る。信号ＴＤＭ（、、１″）がキャリー入力端にｉに入
力されると加算器７２はこの、、１″信号を加算して出
力端Ｓ，〜Ｓ４からデータ「０００１」を出力し、押鍵
数１を表わすこのデータ「０００１」はしジスタ７４に
入力されて記憶される。そして次の押下鍵に対応する信
号ＴＤＭ（、、１″）が出力されるまでデータ「０００
１」は循還保持される。２番目の信号ＴＤＭ（ぃ１″）
が出力されると、加算器７２の出力端Ｓ，〜Ｓ４からデ
ータ「００１０」（押鍵数２を表わすデータ）が出力さ
れ、レジスタ７４に入力される。

このようにして押下鍵に対応する信号ＴＤＭ（、、ｒ）
が出力されるたびに加算器７２はそれまでの加算データ
にこの信号ＴＤＭ（、、１【）を加算して、あらたな加
算データを算出し、この加算データをレジスタ７４に入
力し、この加算データが循還保持される。１２Ｇ隻カウ
ンタの内容が６０となると最後の鍵（Ｃ６）の走査が実
行され、レジスタ７４には実際の押鍵数を表わす加算デ
ータが入力される。

この加算データはこの走査期間の終了時まで循還程持さ
れる。走査期間の終了時に信号ＳＹＣ（、、１″）が出
力されると、この走査期間内にて検出された押鍵数を表
わすデータがラッチ回路７５にラッチされ、同時にレジ
スタ７４の内容が前述した如くしてクリアされる。ラツ
チ回路７５にラツチミれた押鍵数を表わすデータＡは加
算器７７の入力端Ａに入力される。加算器７７の入力端
Ｂには対数表示データｌｏｇａ表が入力されてし、軌）
ら・加算器７７のヵｏ算デー外地ｇａ叢となり、このデ
ータは加算器７８にて対数表示データ（波形信号）ｌｏ
ｇａさと加算される。

そしてこの結果綴れ柳算デ‐州ｇａ簿燭２の変灘７９は
りリニア表示デ‐タ祭１級換されアキュームレータ６に
送られるものである。

上述した各種の対数表示データをそれぞれ出力するサイ
ンテーブル２１、第１の変換器７６、第２の変換器７９
はともにＲＯＭ（リードオンリィメモリ）等で構成され
る記憶装置であり、入力データをアドレス信号として受
け入れ、該入力デー外こ対応する値をもつデータを出力
するように構成されている。また上述した各種の対数表
示データの対数表示値は、一般にマイナスｌｏｇ表示法
と呼ばれるものである。

この表示法は、最大レベルを戊燈と規定し、また最大レ
ベル以下の各レベルは、最大レベル（ＭＢ）に対する減
衰量により表わされる。たとえば６ビット構成の対数表
示データの場合、最下位ビット（ＬＳＢ）に−０．７母
Ｂ、第２ビットに−１．＆旧、第３ビットに−×旧、第
４ビットに一紅Ｂ、第５ビットに−ＩＺ旧、最上位ビッ
ト（ＭＳＢ）に−２４船、がそれぞれ割当てられる。そ
して、たとえばＬＳＢのみが、、ｉｌ″信号（すなわち
データ「０００００１」）のときには、一０．７＆Ｂの
レベルのデータであり、またデータ「１１１１１１」の
ときには、各ビットにより表わされるレベルの合計値−
４７．２ヱ旧（最小値）のレベルのデータであるこ靴流
れる。入船Ａ‘こデ‐タ算ミ入力刈るアキュレータ６の
加算器２３の第２入力端Ｂには１ステージ、１５ビット
のレジスタ２４の出力データがゲート回路２２を介して
入力されている。

加算器２３は両入力データを加算し、その加算値は１５
ビットの並列データとして上託しジスタ２４に入力され
る。このレジス夕２４は前述したクロックパルスＣＩこ
より駆動され、読込んだデータを１５ビット並列データ
として上記ゲート回路２２とラツチ回路７に出力する。
ゲート回路２２は、１走査期間の終了時、すなわち信号
ＳＹＣの出力時以外は常時開かれるように信号ＳＹＣを
ィンバータ２５により反転した信号ＳＹＣが制御信号と
して入力されている。またラツチ回路７は信号ＳＹＣを
データ講込み信号として加えられている。したがって、
アキュームレータ６内の加算器２３は、１走査期間の開
始時（前記１２伍隻カウンタの内容が０のとき）から音
量制御回路５から出力されるデ‐タ窯を累柳算し‘比め
・１磁力ウンタの内容が１１９になると加算器２３は最
後の加算を行う。そして１２坊隼カウン夕の内容が１１
９になると信号ＳＹＣが出力されるからラッチ回路７に
加算器２３の最後の累算値（この累算値はシフトレジス
タ２４に記憶されている）をラッチする。ラッチされた
デー外ま第１図につき説明したように、更にＤＡ変換器
８、増幅器９、スピーカー０‘こ送られるようになされ
ている。上記のように構成された電子楽器の動作を次に
、第６図、第７図に示す動作波形図を参照して説明する
。

いま「ある１走査期間内にて「鍵Ｃ，，Ｄ２，Ｇ＃が同
時に押鍵されているものとする。またカプラ制御回路３
０の各ドローバー５４，〜５４９ は、第５図に示す状
態に設定されているものとする。タイミング信号発生回
路３の１２進カウンタ１５、ＩＧ隼カウンタ１６の動作
により、これら両カウンター５，１６により構成される
１２Ｇ隻カウンタの内容が０のときから１走査期間（い
ま、この走査期間を第１走査期間と呼ぶ）の動作が開始
される。

１２Ｇ隻カウンタの内容が０〜１１（すなわち、１Ｇ隼
カウンター６の内容が０）の間は、鍵スイッチ走査回路
２のデコダ１１の出力信号ぃ１″は鍵スイッチ回路１の
列ライン１，にのみ出力され、第１オクターブの各鍵Ｃ
，〜Ｂ，の鍵スイッチが走査される。

この間、デコーダー２は１２進カウンタ１５の内容が０
から１１に順次変化するにしたがって、出力端○，から
０，２に日頃次、、１″信号を出力してゆき、対応する
アンドゲート１３，〜１３，２を順次開かせる。上記動
作に並行して１２伍隻カウンタの出力信号（Ｎ，〜Ｎ４
，Ｂ，〜Ｂ４）により時分割波形発生回路４の周波数ナ
ンバメモリ１８は各鍵Ｃ，〜Ｂに対応するアドレスが順
次指定され、この結果、鍵Ｃ，〜Ｂの音高に対応する周
波数ナンバＲが順次出力され、加算器１９に入力される
。

加算器１９はシフトレジスタ２０の出力データと周波数
ナンバＲとを加算しその加算値をシフトレジスタ２０に
出力する動作を繰返す。またシフトレジスタ２０の出力
データのうち上位８ビットのデータがサインテーブル２
１に入力されるから、サインテーフル２１からはこの期
間、鍵Ｃ．〜Ｂ，に対応する対数表示の正弦振幅個。ｇ
ａ蔓棚次時側的・こ出力され、音量制御回路５の加算器
７８の入力機Ａに入力される。この例では、鍵Ｃ，が押
鍵されているから、この第１走査期間の開始時に押鍵さ
れている鍵Ｃ，が先ず検出される。したがって鍵スイッ
チ走査回路２のアンドゲート１３，の出力信号が、、１
″となり、したがって時分割多重信号ＴＤＭが１２０進
カウンタの内容が０のときにぃ０″となる。（第７図Ａ
）この信号ＴＤＭ（、、１″）はシフトレジスタ３１に
入力されるとともに１６′の重み付け回路３９内のアン
ドゲート５１〜５３に入力され、これらアンドゲート５
１〜５３を開かせる。いま１６′の重み付け回路３９の
切裸スイッチ４９は接点２に設定されているから（第５
図参照）アンドゲート５１〜５３から数値２を表わすデ
ータｋ，「０１０」が出力され、加算器４８に送られる
。この第１走査期間が開始以前のシフトレジスタ３１〜
３８の内容はすべて０であるとすると、１２Ｇ隻カウン
タの内容が０の時点での各シフトレジスタ３１〜３８の
出力信号（すなわちＢ〜１点の出力信号）はすべて０で
ある。したがって加算器４８の出力データＫはこのとき
１６′の重み付け回路３９のドローバー５４，の設定値
２に等しい「０１０」である。シフトレジスタ３１に入
力された鍵Ｃ，による上記信号ＴＤＭ（、、１″）は、
１２ビットタイム後（１２Ｇ隼カウンタ内容が１２のと
き）にＢ点に出力され、シフトレジスタ３２に入力され
る（第７図Ｂ）。この信号は順次後段のシフトレジスタ
３３〜３８側にシフトされてゆき、Ｃ〜１点に出力され
るが（第７図Ｃ〜１）、そのときの１２Ｇ隻カウンタの
内容はそれぞれ、１９，２４，３１，３６，４０，４３
，４８である（第７図参照）。同様にして鍵Ｄ２，Ｇ＃
は１２Ｇ隻カウンタの内容がそれぞれ、１４，５６のと
き検出され、時分割多重信号ＴＤＭがこのとき、、１″
信号となる（第７図Ａ）。この信号ＴＤＭ（、、１″）
はシフトレジスタ３１〜３８により順次シフトされてゆ
く。したがって第７図に示すような信号がこの第１走査
期間内にて各点Ａ〜１に順次出力される。そして各点Ａ
〜１に信号ぃ１＾が出力されるたびに、対応する重み付
け回路３９〜４７内の切換スイッチ４９（ドローバー５
４，〜５４９）の設定値が信号ｋ，〜ｋ９として加算器
４８に出力される。加算器４８は各ビットタイムごとに
、そのとき各フイートの重み付け回路３９〜４７から出
力されるデータｋ，〜ｋ９を加算してその加算データＫ
を音量制御回路５の第１の変換器７６に出力する。ここ
で押鍵数検出回路８０の動作を説明する。

前回の１走査期間の終了時に信号ＳＹＣ（、、１″）が
出力されると、前述したようにしてアンドゲート７１１
〜７１４が不動作状態となり、また信号ＴＤＭは、、０
″であるから加算器７２の各入力機Ａ，〜ん、キャリー
入力端Ｃｉの入力はすべて、、０″である。このため加
算器７２の出力端Ｓ，〜Ｓ４から加算データ「００００
」（２進数）が出力され、このデータ「００００」はオ
アゲート７３，〜７３４を介してレジスタ７４に入力さ
れる。この結果レジスタ７４の内容がクリアされ、ビッ
ト信号ｒ，〜ｒ４はともに、、０″となる。このときラ
ツチ回路７５にラツチされているデータＡは０とする。
次いで１２Ｑ隻カウンタの内容が、、０″となり、上記
第１走査期間が開始されると、アンドゲート７１，〜７
１４が動作状態となっている。このとき前述したように
、鍵Ｃ，が走査されて信号ＴＤＭ（ぃ１″）が出力され
、（第７図Ａ）、加算器７２のキヤリー入力端Ｃｉに入
力される。加算器７２は各入力端Ａ，〜Ａ４の入力デー
タ「００００」と信号ＴＤＭ（言、、ｒ）とを加算し、
出力端Ｓ，〜Ｓ４から加算データ「０００１」（押鍵数
１を表わす）を出力し、オアゲート７３，〜７３４を介
してレジスタ７４に入力する。上記データ「０００１」
は、１２坊隼カウンタの内容が１４となり、押下鍵Ｐ２
が走査されて２発目の信号ＴＤＭ（、、１″）が出力さ
れる（第７図Ａ）まで、レジスタ７４〜アンドゲート７
１，〜７１４〜加算器７２〜オアゲート７３，〜７３４
〜レジスタ７４からなる循還回路により循還保持される
。鍵Ｄ２に対する信号ＴＤＭ（、、１″）が出力される
と加算器７２はそれまでのデータ「０００１」に、、１
″を加算し、あらたな加算データ「００１０」を算出し
、レジスタ７４に送る。このデータ「００１０」（押鍵
数２を表わす）は１２Ｇ隻カゥンタの内容が５６となり
、押下鍵Ｇ＃に対する信号ＴＤＭ、、１″が出力される
まで、上記循遠回路により循還保持される。次いで押下
鍵Ｇ＃に対する信号ＴＤＭ（、、１″）が出力される（
第７図Ａ）と、同様にして加算器７２はそれまでのデー
夕「００１０」にぃ１″を加算し、あらたな加算データ
「０１００」（押鍵数３を表わす）を算出してレジスタ
７４に送る、このデータ「０１００」はこれ以後この走
査期間が終了するまで循還保持されている。そして信号
ＳＹＣ（、、１″）が出力されると、ラッチ回路７５に
上記第１走査期間内にて検出された押鍵数３を表わすデ
ータ「０１００」がラツチ回路７５にラッチされる。ま
た同時にレジスタ７４の内容がクリアされる。ラツチ回
路７５にラツチされたデータ「０１００−，は、次の第
２走査期間の間「 ラッチ回路７５からデータＡ：３（
１０進数）として出力され、加算器７７の入力端Ａに供
給される。第２走査期間においても、前述した各動作が
同様に実行され、第７図Ａ〜１に示す信号ＴＤＭ，ＤＴ
ＤＭが出力され、また押鍵数検出回路８０の動作も実行
される。

第２走査期間が開始され、１２０進カゥンタの内容が０
となると、前述したように、この時点での加算器４８の
出力データＫ＝２であるから第１の変換器７６からはこ
のデータＫ＝北対応した対数表示デー州ｇａ敦出力され
、加算器７７の入力端Ｂに送られる。

加算器７７は、このデータｌｏｇａ享と入刀端Ａに入力
される回路８０の出力データＡ＝３とを加算し、加ａ３
算デ−夕・増ａ事を出力し、このデ−夕１０ｇａ亥を加
算器７８の入力端Ｂに送る。

加算器７８の入力端Ａにはこのとき、サインテーブル２
１から出・力されている鍵Ｃ，に対応する正弦振幅値ｌ
ｏｇ ａ言が入力されているから、加算器７８は両デー
タを駁し肌算デ−州ｇａ裏を出力し、第２の変換器７９
に送る。

第２の変換器７９は上記データｌｏｇａをリニアデ−タ
算こ変側て出力し、このデ−タ拳はァキュームレータ６
に送られて１２ビットタイム目（１２Ｇ隻カウンタの内
容１１）まで循還保持される。１３ビットタイム目（１
２Ｇ隻カウンタの内容が１２）になると、鍵Ｃ，の時分
割多重信号ＴＤＭ（ぃ１″信号）がシフトレジスタ３１
から遅延されて出力されるから、この遅延信号ＤＴＤＭ
に対するデータｋ２が８の重み付け回路４０から出力さ
れる。

この場合、ドローバー５４２の設定値は「５」であるか
ら、ｋ２＝５となる。この１３ビットタイム目では同様
に出力される他のデータ（ｋ，，ｋ３〜ｋ９）はないの
で、加算器４８の出力データＫも５となり、したがって
第１の変換器７６の出力データはｌｏｇａ言となる。こ
のデータｌｏｇさま加算器７７の入力端Ｂに送られる。
加算器７７の入力端Ａには押鍵数Ａ＝３が入力されてい
るから、加算器７７の出力デ−夕は１増ａ雫となり、こ
のデ−夕・増ａ事は加算器７８の入力端Ｂに入力される
。加算器７８の入力端Ａには、鍵Ｃ２に対応するデー外
。ｇａ卓が入力されているから飢餓７８の出力デ外物ａ
亀となり、第２の変換器７９に送られる。

このため第２の変換器７９帆力デ−微嚢となり、このデ
ータ要はアキュームレータ６内の加算器２３の入力機Ａ
に送られる。

アキュームレータ６はこれまで鍵Ｃ．鮒するデ−タ峯を
保持し小砂ら加藤２３‘まこのとき両デ−タ亀とき測算
し、物納協値（奪十夢＝奪）線持し‘比める。

こ飢餓浄い５ビットタイム目１こ鍵Ｄ２に対する時分割
多重信号ＴＤＭが出力されるまでアキュームレータ６内
にて保持される。第７図Ａ〜１に示される他の各信号に
対しても上述した動作が同様に繰返される。

そしてこの第２走査期間が終了する直前（１２Ｇ隻カウ
ンタの内容１１８）におけるアキュームレータ６内には
、上記各信歌対す欄婆の累計徹保持され小る。

この累計値はこの第２走査期間の終了時に信号ＳＹＣが
出力されるとラッチ回路７に取込まれ、更にスピーカ１
川こ送られて楽音として発音される。また押鍵数検出回
路８０内のラッチ回路７５も同時に、この第２走査期間
内にて検出された押鍵数３をレジスタ７４から取り込み
、その内容があらたに３となる。ところで・第２の変換
器７９の出力デ‐タ馨はデ−タＫＳ‘こデ−タまを乗じ
たものである。

デ−夕；は第６図にみられるように押鍵数舵反比例する
ような特性を有し、押鍵数Ａが増えるとデ−夕；は減少
する。他方、デ−タ珊瑚鍵数Ａに追従するデータである
。したがって第２の変換器７９の出力デ‐夕窯の離職は
織図にみられるように、データＡが増大するにつれて所
定レベルに飽和してゆくような飽和曲線を描くものであ
る。

このようにこの発明の電子楽器によれば、同時に非常に
多数の鍵が押下されても、音量制御回路５のはたらきに
より楽音の音量が所定値以下に押えられることが分かる
。次に、第８図により上記実施例中の音量制御回路５の
変形例を説明する。

この音量制御回路５′が上記回路５と相異する点は、回
路５の加算器７７を回路５′では減算器７７′に替えた
ことである。このために第１の変換器７６′は入力デー
タＫを受けて対数表示データｌｏｇａ Ｋを発生し、減
算器７７′の入力端Ｂに送る。減算器７７′の入力端Ａ
には、ラッチ回路７５の出力データＡが入力される。こ
の結果、減算器７７′では、減算（ｌｏｇａ Ｋ−Ａ）
が実行され、その減算データｌｏｇａ禁が得られる。こ
のデ−タｂｇａ禁は加算器７８の入力端Ｂに入力され、
他方入力端Ａには、サインテーブル２１′から出力され
る対数表示された波形信号（正弦振幅値）ｌｏｇ ａ
Ｓが入力される。この結果、加算器７８から加算データ
ｌｏｇａ算潟られ、第２の変換器７９′礎られる。鰍の
変換器７９′力）ら肌ニアデ‐タ算ミ織れ、このデ‐タ
算打キュ‐ムい州く送られる。

このように構成された音量制御回路５′の場合脇・脳の
回路５と同じデ−タ窯を得ることができるから、上述し
た効果が同様に得られる。

なお、この世願の上記発明では、鍵スイッチ走査回路２
の出力信号ＴＤＭをカプラ制御回路３０に入力してこの
カプラ制御回路３０から重み付け信号を出力し、この重
み付け信号を音量制御回路５に入力して音量制御を行っ
たが、上記カプラ制御回路３０を削除したこの出願の他
の発明を提供することもできる。この他の発明の場合で
は前記発明からカプラ制御回路３０が削除されるため、
第３図および第８図に示される前記発明の音量制御回路
を対応して変更した他の音量制御回路をそれぞれ使用す
る必要がある。すなわち、第３図の場合では、第１の変
換器７６、加算器７７を削除し、またラツチ回路７５の
出力データＡが加算器７８の入力端Ｂに入力されるよう
にする。これにより、１走査期間内にて検出された押鍵
数検出データＡと波形信号ｌｏｇａさと１こもとづき、
変換器７９舷データ鼻撚られ、押轍‘こ応じて音量制御
された楽音が発音される。また第８図の場合では、第１
の変換器７６′減算器７７′を削除し、またラッチ回路
７５の出力データＡが加算器７８の入力端Ｂに入力され
るようにする。

これにより、１走査期間内にて検出された押鍵数検出デ
ータＡと波形信号ｌｏｇａ Ｓと‘こもとづき・変換器
７９′からデ‐タぎ偽れ、押鍵数に応じて音量制御され
た楽音が発音される。この発明は以上説明したように、
この出願人が先に提出した電子楽器に音量制御回路を付
加することにより、同時押鍵数に応じて発生楽音の音量
を最適値に自動的に制御することができる。

特に同時に非常に多数の鍵が押下された場合には、この
発明では最大音量が所定量以下になるようになされてい
るから、特に有効である。さらに音量制御回路は極めて
簡単な構成であるから、集積回路比が可能であり、した
がって電子楽器の小型化にも寄与できる等、種々の利点
がある。

【図面の簡単な説明】

第１図ないし第７図はこの出願の発明の電子楽器の具体
例を示し、第１図は同電子楽器の全体構成を示すブロッ
ク線図、第２図および第３図は同例の要部の詳細回路図
、第４図は同例の１走査期間と各鍵との対応を示す図、
第５図は同例のドローバーの一設定状態を示す図、第６
図および第７図は同例の動作説明図、第８図は上記電子
楽器の音量制御回路の変形例を示す図である。 １・・・・・・鍵スイッチ回路、２・・・・・・鍵スイ
ッチ走査回路、３・・・・・・タイミング信号発生回路
、４・・・・・・時分割波形発生回路、５，５′…・・
・音量制御回路、６・・・…アキュームレータ、７……
ラッチ回路、１１，１２……デコーダ、１５，１６……
カウン夕、１８・・・・・・周波数ナンバメモリ、２１
，２１′……サインテーフル、３０…・・・カプラ制御
回路、３１〜３８・・・・・・遅延回路（シフトレジス
タ）、３９〜４７・・・・・・重み付け回路、４８・・
・・・・加算器、５４（５４，〜５４９）……ド。 ーバー、７１．〜７１４……アンドゲート、７３，〜７
３４……オアゲート、２３，４８，７２，７７，７８・
・…・加算器、２４，７４・・・・・・レジスタ、７５
・・．・・・ラツチ回路ｔ ７６，７６′・・・・・・
第１の変換器、７７′・・・・・・減算器、７９，７９
′・・・…第２の変換器、８０…・・・押鍵数検出回路
。第１図 図 Ｎ 舷 第３図 第４図 第５図 第６図 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 １ 複数の鍵スイツチを所定速度で順次走査して各鍵の
   押鍵状態を示す時分割多重信号を発生するとともに、上
   記鍵スイツチ走査に同期して各音高に対応する波形信号
   を時分割的に発生し、この波形信号と上記時分割多重信
   号とを乗算して楽音信号を得るようにした電子楽器にお
   いて、押鍵中の鍵数を検出する押鍵数検出回路と、この
   検出回路から出力される押鍵数検出データＡにもとづき
   上記波形信号の音量レベルを制御する手段とを具備する
   ことを特徴とする電子楽器。 ２ 特許請求の範囲第１項記載の電子楽器において、前
   記波形信号として、楽音波形の時々刻々変化する各振幅
   値を表わす振幅値データＳに対応する振幅値対数表示デ
   ータを発生させ、また、前記手段は、前記押鍵数検出デ
   ータＡと上記振幅値対数表示データとにもとずき所定の
   演算を実行する演算回路と、この演算回路の演算出力デ
   ータをリニア表示データに変換する変換回路とを有する
   ことを特徴とする電子楽器。 ３ 特許請求の範囲第２項記載の電子楽器において、前
   記演算回路は、前記振幅値対数表示データｌｏｇａ１／
   Ｓと前記押鍵数検出データＡとを加算してデータｌｏｇ
   ａ（ａ＿Ａ）／Ｓを出力するものであり、前記変換回路
   は上記データｌｏｇａ（ａ＿Ａ）／ＳをデータＳ／（ａ
   ＿Ａ）に変換する回路であることを特徴とする電子楽器
   。 ４ 特許請求の範囲第２項記載の電子楽器において、前
   記演算回路は、前記振幅値対数表示データｌｏｇａＳ、
   と前記押鍵数検出データＡにもとづくデータ１／Ａとを
   加算してデータｌｏｇａＳ／（ａ＿Ａ）を出力するもの
   であり、前記変換回路は、上記データｌｏｇａＳ／（ａ
   ＿Ａ）をデータＳ／（ａ＿Ａ）に変換する回路であるこ
   とを特徴とする電子楽器。 ５ 複数の鍵スイツチを所定速度で順次走査して各鍵の
   押鍵状態を示す時分割多重信号およびこの時分割多重信
   号を所定時間遅延させた信号をそれぞれ対応する操作子
   の設定位置に応じて重み付けした重み付け信号として出
   力するとともに、上記鍵スイツチの走査に同期して各音
   高に対応する波形信号を時分割的に発生し、この波形信
   号と上記重み付け信号とを乗算して楽器信号を得るよう
   にした電子楽器において、押鍵中の鍵数を検出する押鍵
   数検出回路と、この検出回路から出力される押鍵数検出
   データＡと上記重み付け信号にもとづき上記波形信号の
   音量レベルを制御する手段とを具備することを特徴とす
   る電子楽器。 ６ 特許請求の範囲第５項記載の電子楽器において、前
   記波形信号として、楽音波形の時々刻々変化する各振幅
   値を表わす振幅値データＳに対応する振幅値対数表示デ
   ータを発生させ、また、前記手段は、前記重み付け信号
   を対数表示データに変換する第１の変換回路と、この変
   換対数表示データと前記押鍵数検出データＡとにもとづ
   き所定の演算を実行する第１の演算回路と、この第１の
   演算回路出力データと前記振幅値対数表示データとにも
   とづき所定の演算を実行する第２の演算回路と、この第
   ２の演算回路の出力データをリニア表示データに変換す
   る第２の変換回路とを有することを特徴とする電子楽器
   。 ７ 特許請求の範囲第６項記載の電子楽器において、前
   記第１の変換回路は、前記重み付け信号ｋ＿１，ｋ＿２
   …を加算したデータＫを対数表示データｌｏｇａ１／Ｋ
   に変換するものであり、前記第１の演算回路は、上記対
   数表示データｌｏｇａ１／Ｋと前記押鍵数検出データＡ
   とを加算してデータｌｏｇａ（ａ＿Ａ）／Ｋを出力する
   ものであり、前記第２の演算回路は、上記データｌｏｇ
   ａ（ａ＿Ａ）／Ｋと前記振幅値対数表示データｌｏｇａ
   １／Ｓ加算してデータｌｏｇａ（ａ＿Ａ）／（ＫＳ）を
   出力するものであり、前記第２の変換回路は、上記デー
   タｌｏｇａ（ａ＿Ａ）／（ＫＳ）をデータ（ＫＳ）／（
   ａ＿Ａ）に変換するものであることを特徴とする電子楽
   器。 ８ 特許請求の範囲第６項記載の電子楽器において、前
   記第１の変換回路は、前記重み付け信号ｋ＿１，ｋ＿２
   …を加算したデータＫを対数表示データｌｏｇａＫに変
   換するものであり、前記第１の演算回路は、上記対数表
   示データｌｏｇａＫと前記押鍵数検出データＡにもとづ
   くデータ１／Ａとを加算してデータｌｏｇａＫ／（ａ＿
   Ａ）を出力するものであり、前記第２の演算回路は、上
   記データｌｏｇａＫ／（ａ＿Ａ）と前記振幅値対数表示
   データｌｏｇａＳとを加算してデータｌｏｇａ（ＫＳ）
   ／（ａ＿Ａ）を出力するものであり、前記第２の変換回
   路は、上記データｌｏｇａ（ＫＳ）／（ａ＿Ａ）をデー
   タ（ＫＳ）／（ａ＿Ａ）に変換するものであることを特
   徴とする電子楽器。 ９ 特許請求の範囲第１項および第２項記載の電子楽器
   において、前記押鍵数検出回路が、１走査期間内に出力
   される時分割多重信号を計数する計数回路と、この計数
   回路の計数出力を１走査期間内において記憶保持するた
   めの記憶回路とからなることを特徴とする電子楽器。