JPS602739B2 - Ｆｅｔを用いた等価抵抗を有する回路 - Google Patents
Ｆｅｔを用いた等価抵抗を有する回路Info
- Publication number
- JPS602739B2 JPS602739B2 JP3993074A JP3993074A JPS602739B2 JP S602739 B2 JPS602739 B2 JP S602739B2 JP 3993074 A JP3993074 A JP 3993074A JP 3993074 A JP3993074 A JP 3993074A JP S602739 B2 JPS602739 B2 JP S602739B2
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- JP
- Japan
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- circuit
- fet
- fets
- equivalent resistance
- capacitor
- Prior art date
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- Switches That Are Operated By Magnetic Or Electric Fields (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、ＦＥＴを用いた等価抵抗回路、とりわけ、半
導体集積回路チップに作りつけ易い回路構成の等価抵抗
回路に関する。
導体集積回路チップに作りつけ易い回路構成の等価抵抗
回路に関する。
以下、本発明のバックグラウンドを第１図により説明す
る。
る。
なお、本発明の説明はすべてｎチャネルＦＥＴを仮定し
て行なうが、これは動作の本質と何ら関係なく、ｐチャ
ネル型でも同様の回路が構成できることはもちろんであ
る。第１図において、１は人体で、空気中の容量２によ
り商用ＡＣラインと結合している。３は人体が接触また
は近接したことを検知するＦＥＴで、４は整流を行なう
ダイオード、５は放電用の抵抗である。
て行なうが、これは動作の本質と何ら関係なく、ｐチャ
ネル型でも同様の回路が構成できることはもちろんであ
る。第１図において、１は人体で、空気中の容量２によ
り商用ＡＣラインと結合している。３は人体が接触また
は近接したことを検知するＦＥＴで、４は整流を行なう
ダイオード、５は放電用の抵抗である。
６，７はそれぞれ時定数を形成する容量および抵抗であ
る。
る。
なお、６，７は後述するように商用周波数に対して十分
大きな時定数を保てばよく、容量６として接合容量を用
いるときは、抵抗７はその等価なりーク抵抗であっても
よい。Ａ点に人体が接触または近接したとき、通常浮遊
容量は沙Ｆ程度はあるため、ＦＥＴ３の入力容量９より
十分大きく、３のゲートに数ボルト乃至数１０ボルトの
電圧を誘起する。したがって図に示したＶ＾の如き整流
波形が得られる。Ｂ点はＦＥＴ３のゲートにプラス電圧
が加えられているとき充電され、Ｖ＾がピークとなった
あとは６と７によって形成される時定数で放電する。そ
こで、この時定数を商用ＡＣラインの周期２０ｍｓと同
程度あるいは、それ以上にとることにより、ＶＢの如き
波形が得られる。このため、システムへ８の入力端子Ｂ
には、一回の接触または近接により、一回、パルスが加
えられ、所望の接触または近接検出回路の動作をしてい
ることがわかる。第２図は、他の近援検出回路例である
。
大きな時定数を保てばよく、容量６として接合容量を用
いるときは、抵抗７はその等価なりーク抵抗であっても
よい。Ａ点に人体が接触または近接したとき、通常浮遊
容量は沙Ｆ程度はあるため、ＦＥＴ３の入力容量９より
十分大きく、３のゲートに数ボルト乃至数１０ボルトの
電圧を誘起する。したがって図に示したＶ＾の如き整流
波形が得られる。Ｂ点はＦＥＴ３のゲートにプラス電圧
が加えられているとき充電され、Ｖ＾がピークとなった
あとは６と７によって形成される時定数で放電する。そ
こで、この時定数を商用ＡＣラインの周期２０ｍｓと同
程度あるいは、それ以上にとることにより、ＶＢの如き
波形が得られる。このため、システムへ８の入力端子Ｂ
には、一回の接触または近接により、一回、パルスが加
えられ、所望の接触または近接検出回路の動作をしてい
ることがわかる。第２図は、他の近援検出回路例である
。
第１図とは逆に、人体がＡ点に接触または近接し、Ｖ＾
にプラスの電圧が加わっている間はＦＥＴＩＩが導通し
、Ｂ点を接地電位とするが、人体がＡ点より離れると１
４を通してＢ点が充電され、図のＶ８の如き波形となる
。以上の説明からわかる様に、入力回路の時定数は、抵
抗５，１３および容量９，１８より形成されるが、これ
はＡ点に不必要な電荷が記憶されないためには２０ｍｓ
より小さいごとが望ましい。
にプラスの電圧が加わっている間はＦＥＴＩＩが導通し
、Ｂ点を接地電位とするが、人体がＡ点より離れると１
４を通してＢ点が充電され、図のＶ８の如き波形となる
。以上の説明からわかる様に、入力回路の時定数は、抵
抗５，１３および容量９，１８より形成されるが、これ
はＡ点に不必要な電荷が記憶されないためには２０ｍｓ
より小さいごとが望ましい。
また、容量２，１０１こ比して入力回路のインピーダン
スが低いと、十分な電圧がＡ点に誘起できない。浮遊容
量のィンピ−ダンスは場所により異なるが、人体がスイ
ッチに近接または接触するときは、そのシステムに近接
するため、電源トランスよりの容量結合によって電圧が
発生する。実験の結果、抵抗５，１３はたかだか仰ＭＱ
で十分の電圧が得られることが判明した。Ｂ点に接続さ
れる容量６，１５と、放電用、あるいは充電用の抵抗７
，１４により形成される時定数は２０ｍｓより大きいこ
とが望ましい。この種の接触回路の利点は、回路構成が
きわめて簡単であるために、きわめて低価格が構成され
ることである。
スが低いと、十分な電圧がＡ点に誘起できない。浮遊容
量のィンピ−ダンスは場所により異なるが、人体がスイ
ッチに近接または接触するときは、そのシステムに近接
するため、電源トランスよりの容量結合によって電圧が
発生する。実験の結果、抵抗５，１３はたかだか仰ＭＱ
で十分の電圧が得られることが判明した。Ｂ点に接続さ
れる容量６，１５と、放電用、あるいは充電用の抵抗７
，１４により形成される時定数は２０ｍｓより大きいこ
とが望ましい。この種の接触回路の利点は、回路構成が
きわめて簡単であるために、きわめて低価格が構成され
ることである。
また、従来例では集積化が困難であったが抵抗、容量お
よびＦＥＴで回路が構成でき、きわめて集積化し易いこ
とである。たとえば、電子式卓上計算機などＭＯＳ−Ｌ
ＳＩを用いた電子システムにおいて、本回路をＭＯＳ−
は１と同一基板上に、同一プロセスで製造することがで
きる。したがって、従来必要とされていたキーボードの
代りに、金属片によるスイッチを用いるだけでよく、シ
ステム価格を低下せしめることもできる。集積回路にお
いて、第１図、第２図の基本回路を実現するに際し、問
題となるのは、集積回路では、大きな抵抗値が作り難い
ことである。
よびＦＥＴで回路が構成でき、きわめて集積化し易いこ
とである。たとえば、電子式卓上計算機などＭＯＳ−Ｌ
ＳＩを用いた電子システムにおいて、本回路をＭＯＳ−
は１と同一基板上に、同一プロセスで製造することがで
きる。したがって、従来必要とされていたキーボードの
代りに、金属片によるスイッチを用いるだけでよく、シ
ステム価格を低下せしめることもできる。集積回路にお
いて、第１図、第２図の基本回路を実現するに際し、問
題となるのは、集積回路では、大きな抵抗値が作り難い
ことである。
たとえば、第１図、第２図の容量１５，１８，６，９は
たかだかｌｐＦ程度であるので、抵抗５，１３は、前述
した如く１０ＭＱ程度、７，１ ４は、時定数を２０ｍ
ｓより大きくとるために、２０００ｍＭＱとしなければ
ならないが、このうち、低抗５，１３はたとえば、多結
晶シリコンあるいはＦＥＴにより実現することができる
。いっぽう、７，１ ４において等価的に２００００Ｍ
Ｏ以上の抵抗を実現するには以下のようにすればよい。
たかだかｌｐＦ程度であるので、抵抗５，１３は、前述
した如く１０ＭＱ程度、７，１ ４は、時定数を２０ｍ
ｓより大きくとるために、２０００ｍＭＱとしなければ
ならないが、このうち、低抗５，１３はたとえば、多結
晶シリコンあるいはＦＥＴにより実現することができる
。いっぽう、７，１ ４において等価的に２００００Ｍ
Ｏ以上の抵抗を実現するには以下のようにすればよい。
第４図、第５図は、本発明の実施例を示し、容量３２、
あるいは４５と約２０ｗｓの時定数を等価的に構成する
方法を示している。
あるいは４５と約２０ｗｓの時定数を等価的に構成する
方法を示している。
図において、ＥＴ３５，３４および４１，４２は、クロ
ツク◇，，？２により異なった時間にオンとなる。そこ
で、第４図の場合には容量３２に蓄えられた電荷はぐ，
が高レベルのとき、容量３３に一旦分割され、つぎに◇
２が高レベルになったとき容量３３の電荷のみ放電され
る。また、第５図においては上と逆に◇，により容量４
４が｝旦充電されたあと、で２ により容量４５が容量
４４より転送された電荷によって充電されるという経過
をたどる。この２つのＦＥＴ３４，３５、あるいは、４
１，４４および、容量３３，４４によって形成された回
路‘ま等価的‘こＲごまとし・ぅ値の抵旅鋼の働きをす
る。ここにｆはぐ．，で２の周波数である。ゆえに、Ｃ
２を小さくするか、あるいはｆを小さくすることによっ
て等価的に高い抵抗値、すなわち２０のｓ程度の時定数
を実現することができる。したがって、たとえば、商用
ＡＣラインの周波数である５０〜６０日２のぐ，，？２
を用いれば、容易に、この回路と容量３２，４５によっ
て形成される時定数を２０のｓ程度にとることができる
。第６図は実施例第４図を実際の集積回路のレイアウト
平面図で表わしたもので、４９がダイオード３０に、５
１がＦＥＴ３１およびゲートの入力容量２９に対応し、
５３が容量３２に、５４，５６がＦＥＴ３５，３４に、
５７が容量３３にそれぞれ対応する。第６図より約２０
０００仏の程度の面積で集積可能であり、きわめてチッ
プ面積が小さいことがわかる。第３図は、等価抵抗回路
の他の例を示すものである。
ツク◇，，？２により異なった時間にオンとなる。そこ
で、第４図の場合には容量３２に蓄えられた電荷はぐ，
が高レベルのとき、容量３３に一旦分割され、つぎに◇
２が高レベルになったとき容量３３の電荷のみ放電され
る。また、第５図においては上と逆に◇，により容量４
４が｝旦充電されたあと、で２ により容量４５が容量
４４より転送された電荷によって充電されるという経過
をたどる。この２つのＦＥＴ３４，３５、あるいは、４
１，４４および、容量３３，４４によって形成された回
路‘ま等価的‘こＲごまとし・ぅ値の抵旅鋼の働きをす
る。ここにｆはぐ．，で２の周波数である。ゆえに、Ｃ
２を小さくするか、あるいはｆを小さくすることによっ
て等価的に高い抵抗値、すなわち２０のｓ程度の時定数
を実現することができる。したがって、たとえば、商用
ＡＣラインの周波数である５０〜６０日２のぐ，，？２
を用いれば、容易に、この回路と容量３２，４５によっ
て形成される時定数を２０のｓ程度にとることができる
。第６図は実施例第４図を実際の集積回路のレイアウト
平面図で表わしたもので、４９がダイオード３０に、５
１がＦＥＴ３１およびゲートの入力容量２９に対応し、
５３が容量３２に、５４，５６がＦＥＴ３５，３４に、
５７が容量３３にそれぞれ対応する。第６図より約２０
０００仏の程度の面積で集積可能であり、きわめてチッ
プ面積が小さいことがわかる。第３図は、等価抵抗回路
の他の例を示すものである。
ＦＥＴ２５はゲート電圧Ｖという値にバイアスされてい
るが、これは、しきし、電圧以下で、ＦＥＴ２５のドレ
ィン電流が１０‐１０〜１０‐１１Ａ流れる低電流の領
域である。このような場合は、容量２３の電荷は時間的
に一定の割合で低下し、その速度は、電流が１０‐１１
Ａのとき、容量がｌｐＦならば２０ｍｓで約２Ｖ低下し
、大きな低抵抗をつけた場合と同様の効果がでる。
るが、これは、しきし、電圧以下で、ＦＥＴ２５のドレ
ィン電流が１０‐１０〜１０‐１１Ａ流れる低電流の領
域である。このような場合は、容量２３の電荷は時間的
に一定の割合で低下し、その速度は、電流が１０‐１１
Ａのとき、容量がｌｐＦならば２０ｍｓで約２Ｖ低下し
、大きな低抵抗をつけた場合と同様の効果がでる。
第１図および第２図は近接検出回路を説明する図、第３
図乃至第６図は、本発明の実施例を示す図である。 人体・・…・１，１７，１９，２７，４７，３７、人体
と商用ＡＣラインの容量・・・・・・２，１０、システ
ム……８，１６，２６，３６，４６，６９、入力容量・
・・・・・９，１８，２２，２９，３９、整流用ダイオ
ード……４，１２，２１，３０，４９，４０、入力抵抗
・・・・・・５，１３，２０，２８，３８、入力ＦＥＴ
・・・・・・３，１１，２４，３１，５１，４３、容量
……６，１５，２３，３２，４５，３３，４４，５７、
ＦＥＴ……２５，３４，３５，４１，４２，５４，５６
，５３、抵抗・・・・・・７，１４、コンタクト穴、・
…”４８，５０，５２，５５。 ※１図菱２図 黍４図 第３図 弟Ｓ図 黍ら図
図乃至第６図は、本発明の実施例を示す図である。 人体・・…・１，１７，１９，２７，４７，３７、人体
と商用ＡＣラインの容量・・・・・・２，１０、システ
ム……８，１６，２６，３６，４６，６９、入力容量・
・・・・・９，１８，２２，２９，３９、整流用ダイオ
ード……４，１２，２１，３０，４９，４０、入力抵抗
・・・・・・５，１３，２０，２８，３８、入力ＦＥＴ
・・・・・・３，１１，２４，３１，５１，４３、容量
……６，１５，２３，３２，４５，３３，４４，５７、
ＦＥＴ……２５，３４，３５，４１，４２，５４，５６
，５３、抵抗・・・・・・７，１４、コンタクト穴、・
…”４８，５０，５２，５５。 ※１図菱２図 黍４図 第３図 弟Ｓ図 黍ら図
Claims (1)
- １ 第１、第２のＦＥＴを直列接続し、該第１、第２の
ＦＥＴは直列接続箇所に第１の容量を接続してなり、上
記直列接続箇所以外のソース又はドレインの一端に第２
の容量を接続し、上記第１、第２の容量は他端には接地
電位に固定され、上記ソース又はドレインの他端は、電
源電位又は、接地電位に固定され、かつ第１、第２のＦ
ＥＴのゲートに、それぞれ第１、第２のクロツクパルス
が印加され、第１、第２のＦＥＴが異なる時間にオンと
なることを特徴とするＦＥＴを用いた等価抵抗を有する
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3993074A JPS602739B2 (ja) | 1974-04-10 | 1974-04-10 | Ｆｅｔを用いた等価抵抗を有する回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3993074A JPS602739B2 (ja) | 1974-04-10 | 1974-04-10 | Ｆｅｔを用いた等価抵抗を有する回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114567A Division JPS6035556A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50133469A JPS50133469A (ja) | 1975-10-22 |
| JPS602739B2 true JPS602739B2 (ja) | 1985-01-23 |
Family
ID=12566648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3993074A Expired JPS602739B2 (ja) | 1974-04-10 | 1974-04-10 | Ｆｅｔを用いた等価抵抗を有する回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602739B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2917596A1 (de) * | 1979-04-30 | 1980-11-13 | Siemens Ag | Monolithisch integrierte digitale halbleiterschaltung |
| JP4816487B2 (ja) * | 2007-02-13 | 2011-11-16 | アイシン精機株式会社 | 静電容量検出装置 |
-
1974
- 1974-04-10 JP JP3993074A patent/JPS602739B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50133469A (ja) | 1975-10-22 |
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