JPS6028016B2 - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
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- JPS6028016B2 JPS6028016B2 JP55050160A JP5016080A JPS6028016B2 JP S6028016 B2 JPS6028016 B2 JP S6028016B2 JP 55050160 A JP55050160 A JP 55050160A JP 5016080 A JP5016080 A JP 5016080A JP S6028016 B2 JPS6028016 B2 JP S6028016B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、情報処理装置における緩衝記憶装置に関する
。
。
従釆、仮想アドレスを取扱う情報処理装置における緩衝
記憶装置においては、緩衝記憶装層に与えられるアドレ
スは、テーフルルツクアサイドバ摸されたあとのアドレ
スである。
記憶装置においては、緩衝記憶装層に与えられるアドレ
スは、テーフルルツクアサイドバ摸されたあとのアドレ
スである。
すなわち、該アドレスが与えられるためにはテーフルル
ツクアサィドバッフアの索引に要する時間と、緩衝記憶
装置からのデータ講出しの時間との両方の時間が必要で
ある。これは、情報処理装置の性能を低下させるという
欠点がある。以下に従来の情報処理装置におけるトラン
スレーションルツクアサイドバッファおよび緩衝記憶装
置について第１図を参照して詳細に説明する。第１図は
、仮想アドレスのページ番号を格納するレジスタｌａ，
ｌｂ、ページ内アドレスを格納するレジスタｌｃ、トラ
ンスレーシヨンルツクアサイド／ゞツフアレベル０デ′
イレクトリ２ａ、トランスレーシヨンルツクアサイドバ
ツフアレベル１ディレクトリ２ｂ、トランスレーション
ルツクアサイドバツフアレベル０データ記憶３ａ、トラ
ンスレーションルツクアサィドバッフアレベル１データ
記憶３ｂ、比較回路４ａ，４ｂ、選択信号作成回路５、
選択回路６、実アドレスを格納するレジスタ７、ページ
内アドレス格納するレジスタ８、緩衝記憶レベル０ディ
レクトリ９ａ、緩衝記憶レベル１ディレクトリ９ｂ、緩
衝記憶レベル２ディレクトリ＆、緩衝記憶レベル３ディ
レクトリ９ｄ、緩衝記憶レベル０データ記憶１０ａ、緩
衝記憶レベル１データ記憶１０ｂ、緩衝記憶レベル２デ
ータ記憶１０ｃ、緩衝記憶レベル３データ記憶１０ｄ、
比較回路１１ａ，１１ｂ，１１ｃ，１１ｄ、選択信号作
成回路１２、選択回路１３およびデータ格納レジス夕１
４から構成されている。次に第１図を用いて、従来のト
ランスレーションルックアサィドバッフアと緩衝記憶装
置との動作について説明する。
ツクアサィドバッフアの索引に要する時間と、緩衝記憶
装置からのデータ講出しの時間との両方の時間が必要で
ある。これは、情報処理装置の性能を低下させるという
欠点がある。以下に従来の情報処理装置におけるトラン
スレーションルツクアサイドバッファおよび緩衝記憶装
置について第１図を参照して詳細に説明する。第１図は
、仮想アドレスのページ番号を格納するレジスタｌａ，
ｌｂ、ページ内アドレスを格納するレジスタｌｃ、トラ
ンスレーシヨンルツクアサイド／ゞツフアレベル０デ′
イレクトリ２ａ、トランスレーシヨンルツクアサイドバ
ツフアレベル１ディレクトリ２ｂ、トランスレーション
ルツクアサイドバツフアレベル０データ記憶３ａ、トラ
ンスレーションルツクアサィドバッフアレベル１データ
記憶３ｂ、比較回路４ａ，４ｂ、選択信号作成回路５、
選択回路６、実アドレスを格納するレジスタ７、ページ
内アドレス格納するレジスタ８、緩衝記憶レベル０ディ
レクトリ９ａ、緩衝記憶レベル１ディレクトリ９ｂ、緩
衝記憶レベル２ディレクトリ＆、緩衝記憶レベル３ディ
レクトリ９ｄ、緩衝記憶レベル０データ記憶１０ａ、緩
衝記憶レベル１データ記憶１０ｂ、緩衝記憶レベル２デ
ータ記憶１０ｃ、緩衝記憶レベル３データ記憶１０ｄ、
比較回路１１ａ，１１ｂ，１１ｃ，１１ｄ、選択信号作
成回路１２、選択回路１３およびデータ格納レジス夕１
４から構成されている。次に第１図を用いて、従来のト
ランスレーションルックアサィドバッフアと緩衝記憶装
置との動作について説明する。
レジスタｌａ，ｌｂおよびｌｃに仮想アドレスが与えら
れると、レジスタｌｂからの仮想ページ番号により指定
される位置から、トランスレーシヨンルツクアサイドバ
ツフアディレクトリ２ａおよび２ｂ内の仮想ページ番号
が読み出される。この仮想べ−ジ番号としジス夕ｌａ内
の仮想ページ番号とが比較回路４ａおよび４ｂにより比
較される。同時にレジスタｌｂからの仮想ページ番号に
より指定されるところから、トランスレーシヨンルツク
アサイド／ぐツフアデー夕記憶３ａおよび３ｂ内の実ペ
ージ番号が読み出される。比較回路４ａおよび４ｂから
の出力に応答して選択信号作成回路５により、選択信号
が作成され、トランスレーションルックアサィドバッフ
アデータ記憶３ａ，３ｂからの実ページ番号が選択回路
６で選択され、レジスタ７に格納される。同時に、レジ
スタｌｃからのページ内アドレスは、レジスタ８に格納
される。次のサイクルでは、レジスタ８に与えられたペ
ージ内アドレスにより、緩衝記憶ディレクトリ１０ａ，
１０ｂ，１０ｃおよび１０ｄの内容が読み出される。該
ディレクトリ１０ａ，１ｏｂ，１０ｃおよび１０ｄから
読み出された内容は、レジスタ７の出力と比較回路１１
ａ，１１ｂ，１１ｃおよび１１ｄにより比較される。同
時に、レジスタ８からのアドレスにより指定されるとこ
ろから、緩衝記憶データ記憶９ａ，９ｂ，９ｃおよび９
ｄ内のデータが読み出される。比較回路１１ａ，１１ｂ
，１１ｃおよび１１ｄからの出力に応答して選択信号作
成回路１２により選択信号が作成され、緩衝記憶データ
記憶９ａ，９ｂ，９ｃおよび９ｄからの出力が選択回路
１３により、選択される。選択回路１３の出力はしジス
タ１４に格納される。すなわち、従来の情報処理装置に
おいては、仮想アドレスがレジスタｌａ，ｌｂおよびｌ
ｃに与えられてから、レジスタ１４にデ−夕が読み出さ
れるまでに、トランスレーシヨンルツクアサイド／ゞツ
フアのサイクルと緩衝記憶のサイクルとの両サイクルが
必要であり、これは、情報処理装置の性能を低下させる
という欠点がある。本発明の目的は上述の欠点を解決し
性能を向上させた緩衝記憶装置を提供することにある。
れると、レジスタｌｂからの仮想ページ番号により指定
される位置から、トランスレーシヨンルツクアサイドバ
ツフアディレクトリ２ａおよび２ｂ内の仮想ページ番号
が読み出される。この仮想べ−ジ番号としジス夕ｌａ内
の仮想ページ番号とが比較回路４ａおよび４ｂにより比
較される。同時にレジスタｌｂからの仮想ページ番号に
より指定されるところから、トランスレーシヨンルツク
アサイド／ぐツフアデー夕記憶３ａおよび３ｂ内の実ペ
ージ番号が読み出される。比較回路４ａおよび４ｂから
の出力に応答して選択信号作成回路５により、選択信号
が作成され、トランスレーションルックアサィドバッフ
アデータ記憶３ａ，３ｂからの実ページ番号が選択回路
６で選択され、レジスタ７に格納される。同時に、レジ
スタｌｃからのページ内アドレスは、レジスタ８に格納
される。次のサイクルでは、レジスタ８に与えられたペ
ージ内アドレスにより、緩衝記憶ディレクトリ１０ａ，
１０ｂ，１０ｃおよび１０ｄの内容が読み出される。該
ディレクトリ１０ａ，１ｏｂ，１０ｃおよび１０ｄから
読み出された内容は、レジスタ７の出力と比較回路１１
ａ，１１ｂ，１１ｃおよび１１ｄにより比較される。同
時に、レジスタ８からのアドレスにより指定されるとこ
ろから、緩衝記憶データ記憶９ａ，９ｂ，９ｃおよび９
ｄ内のデータが読み出される。比較回路１１ａ，１１ｂ
，１１ｃおよび１１ｄからの出力に応答して選択信号作
成回路１２により選択信号が作成され、緩衝記憶データ
記憶９ａ，９ｂ，９ｃおよび９ｄからの出力が選択回路
１３により、選択される。選択回路１３の出力はしジス
タ１４に格納される。すなわち、従来の情報処理装置に
おいては、仮想アドレスがレジスタｌａ，ｌｂおよびｌ
ｃに与えられてから、レジスタ１４にデ−夕が読み出さ
れるまでに、トランスレーシヨンルツクアサイド／ゞツ
フアのサイクルと緩衝記憶のサイクルとの両サイクルが
必要であり、これは、情報処理装置の性能を低下させる
という欠点がある。本発明の目的は上述の欠点を解決し
性能を向上させた緩衝記憶装置を提供することにある。
本発明の装置は、仮想ページ番号とべ‐ジ内アドレスか
らなる仮想アドレスを格納する仮想アドレス格納手段と
、前記仮想アドレスの一部分を記憶し、前記仮想アドレ
スの残りの部分によってアドレスされる複数の緩衝記憶
ディレクトリ手段と、これら複数の緩衝記憶ディレクト
リ手段のそれぞれに対応したデータを記憶する緩衝記憶
データ記憶手段と、前記仮想アドレスの一部分と、前記
複数個の緩衝記憶ディレクトリ手段の出力のそれぞれと
を比較する複数個の緩衝記憶比較手段と、これら複数の
比較手段のそれぞれの比較結果により、前記緩衝記憶デ
ータ記憶手段の出力のいずれか一つを選択する緩衝記憶
選択手段と、前記仮想アドレス格納手段の仮想アドレス
の仮想ページ番号の一部分を記憶し、この仮想ページ番
号の残りの部分によってアドレスされる複数のトランス
レーションルックアサィドディレクトリ手段と、前記ト
ランスレーションルツクアサィドディレクトリ手段の出
力の仮想ページ番号と、前記仮想アドレス格納手段内の
仮想ページ番号の一部分とを比較する複数個のトランス
レーションルックアサィド比較手段と、実ページ番号を
格納する実ページ番号格納手段と、この実ページ番号に
よってアドレスされる位置に、対応する仮想ページ番号
を記憶する実ページ番号対応仮想ページ番号記憶手段と
、この実ページ番号対応仮想ページ番号記憶手段の出力
と、前記仮想アドレス格納手段の出力とのうちいずれか
を選択し、前記緩衝記憶ディレクトリに仮想アドレスを
与える選択手段とから構成される。次に本発明について
図面を参照して詳細に説明する。
らなる仮想アドレスを格納する仮想アドレス格納手段と
、前記仮想アドレスの一部分を記憶し、前記仮想アドレ
スの残りの部分によってアドレスされる複数の緩衝記憶
ディレクトリ手段と、これら複数の緩衝記憶ディレクト
リ手段のそれぞれに対応したデータを記憶する緩衝記憶
データ記憶手段と、前記仮想アドレスの一部分と、前記
複数個の緩衝記憶ディレクトリ手段の出力のそれぞれと
を比較する複数個の緩衝記憶比較手段と、これら複数の
比較手段のそれぞれの比較結果により、前記緩衝記憶デ
ータ記憶手段の出力のいずれか一つを選択する緩衝記憶
選択手段と、前記仮想アドレス格納手段の仮想アドレス
の仮想ページ番号の一部分を記憶し、この仮想ページ番
号の残りの部分によってアドレスされる複数のトランス
レーションルックアサィドディレクトリ手段と、前記ト
ランスレーションルツクアサィドディレクトリ手段の出
力の仮想ページ番号と、前記仮想アドレス格納手段内の
仮想ページ番号の一部分とを比較する複数個のトランス
レーションルックアサィド比較手段と、実ページ番号を
格納する実ページ番号格納手段と、この実ページ番号に
よってアドレスされる位置に、対応する仮想ページ番号
を記憶する実ページ番号対応仮想ページ番号記憶手段と
、この実ページ番号対応仮想ページ番号記憶手段の出力
と、前記仮想アドレス格納手段の出力とのうちいずれか
を選択し、前記緩衝記憶ディレクトリに仮想アドレスを
与える選択手段とから構成される。次に本発明について
図面を参照して詳細に説明する。
第２図に示す本発明の一実施例は、仮想アドレスの仮想
ページ番号を格納するレジスタ】ａおよびｌｂ、ページ
内アドレスを格納するレジスタｌｃ、トランスレーシヨ
ンルツクアサイド／ゞツフアレベル０デイレクトリ２ａ
、トランスレーシヨンルツクアサイドバツフアレベル１
デイレクトリ２ｂ、比較回路４ａおよび４ｂ、緩衝記憶
レベル０ディレクトリ１５ａ、緩衝記憶レベル１ディレ
クトリ１５ｂ、緩衝記憶レベル２ディレクトリ１５ｃ、
緩衝記憶レベル３ディレクトリ１５ｄ、比較回路１ １
ａ，１ １ｂ，１ １ｃおよび１ １ｄ、緩衝記憶レベ
ル０データ記憶９ａ、緩衝記憶レベル１データ記憶９ｂ
、緩衝記憶レベル２データ記憶９ｃ、緩衝記憶レベル３
データ記憶９ｄ、選択信号作成回路１２、選択回路１３
、データレジスタ１４、実ページ番号対応仮想ページ番
号記憶手段１６、レジスタ１７、選択回路１８、実ペー
ジ番号レジスタ１９、制御部２０および存在ビット記憶
２１から構成されている。
ページ番号を格納するレジスタ】ａおよびｌｂ、ページ
内アドレスを格納するレジスタｌｃ、トランスレーシヨ
ンルツクアサイド／ゞツフアレベル０デイレクトリ２ａ
、トランスレーシヨンルツクアサイドバツフアレベル１
デイレクトリ２ｂ、比較回路４ａおよび４ｂ、緩衝記憶
レベル０ディレクトリ１５ａ、緩衝記憶レベル１ディレ
クトリ１５ｂ、緩衝記憶レベル２ディレクトリ１５ｃ、
緩衝記憶レベル３ディレクトリ１５ｄ、比較回路１ １
ａ，１ １ｂ，１ １ｃおよび１ １ｄ、緩衝記憶レベ
ル０データ記憶９ａ、緩衝記憶レベル１データ記憶９ｂ
、緩衝記憶レベル２データ記憶９ｃ、緩衝記憶レベル３
データ記憶９ｄ、選択信号作成回路１２、選択回路１３
、データレジスタ１４、実ページ番号対応仮想ページ番
号記憶手段１６、レジスタ１７、選択回路１８、実ペー
ジ番号レジスタ１９、制御部２０および存在ビット記憶
２１から構成されている。
次に第３図を参照しながら、第２図に示された実施例の
動作を詳細に説明する。
動作を詳細に説明する。
リクエストが緩衝記憶制御部（図示せず）に出され、レ
ジスタｌａ，ｌｂおよびｌｃに仮想アドレスが保持され
ると、トランスレーシヨンルツクアサイドバツフア２ａ
および２ｂにレジスタｌｂからの仮想アドレスが与えら
れる。このアドレスの供給に応答して記憶されている仮
想ページ番号の一部が読み出され、該仮想ページ番号の
一部としジスタｌａからの仮想ページ番号の一部とが比
較器４ａおよび４ｂにより比較される。この比較結果が
、一致しなかった場合、制御部は、直接主記憶（図示せ
ず）にリクエストを出し、仮想ページ番号に対応する姿
ページ番号を読み出す。この実ページ番号はしジスタ１
９に格納される。また、レジスタｌａ内の仮想ページ番
号の一部が前記ディレクトリ２ａおよび２ｂのいずれか
に書込まれる。次に、実ページ番号レジスター９内の実
ページ番号が、実ページ番号対応仮想ページ番号記憶手
段１６に与えられ、対応する番地から仮想ページ番号が
読み出される。また、同時に、存在ビット記憶２１に、
同様にレジスタ１９からの実ページ番号が与えられ、存
在ビットが読み出される。もし、この時、存在ビットが
セットされていれば、他の仮想アドレスが登録されてお
り仮想ページアドレスレジスタ１７に仮想ページ番号が
格納され、選択回路１８を介して、緩衝記憶ディレクト
リ１５ａ，１５ｂ，１５ｃおよび１５ｄが索引される。
この場合ページ内アドレスは、レジスタｌｃからのアド
レスを使用する。もし、索引の結果、緩衝記憶ディレク
トリに該当する仮想アドレスが登録されていれば該当仮
想アドレスが消去される。実ページ番号対応仮想ページ
番号記憶手段には、実ページ番号レジスタ１９で指定さ
れる位置にレジスタｌａおよびｌｂからの仮想ページ番
号が書込まれる。もし、存在ビットがセットされていな
ければ、実ページ番号対応仮想ページ番号記憶手段１６
には、実ページ番号レジスタ１９で指定される位置に、
レジスタｌａおよびｌｂからの仮想ページ番号が書き込
まれ、さらに、実ページ番号レジスタ１９で指定される
存在ビット記憶２１の位置の存在ビットがセットされる
。これ以後は、存在ビットがセットされていた場合も、
存在ビットがセットされていなかった場合も同様に動作
する。最初に与えられたりクェストが書込みリクエスト
であれば、主記憶にデータが直接転送される。また、論
出しリクエストであれば、直接主記憶からデータが謙出
され、緩衝記憶データ記憶９ａ，９ｂ，９ｃおよび９ｄ
のいずれかに、このデータが書き込まれ、緩衝記憶ディ
レクトリ１５ａ，１５ｂ，１５ｃおよび１５ｄのいずれ
かのレジスタｌｃのページ内アドレスで指定される位置
に、レジスタｌａおよびｌｂ内の仮想ページ番号が書込
まれる。以上のように、トランスレーションルツクアサ
ィドバッフアに伍審想ページ番号が登録されていなかっ
た場合には、主記憶に直接アクセスされる。次に、トラ
ンスレーションルツクアサイドバツフアディレクトリ４
ａおよび４ｂで一致した場合について説明する。
ジスタｌａ，ｌｂおよびｌｃに仮想アドレスが保持され
ると、トランスレーシヨンルツクアサイドバツフア２ａ
および２ｂにレジスタｌｂからの仮想アドレスが与えら
れる。このアドレスの供給に応答して記憶されている仮
想ページ番号の一部が読み出され、該仮想ページ番号の
一部としジスタｌａからの仮想ページ番号の一部とが比
較器４ａおよび４ｂにより比較される。この比較結果が
、一致しなかった場合、制御部は、直接主記憶（図示せ
ず）にリクエストを出し、仮想ページ番号に対応する姿
ページ番号を読み出す。この実ページ番号はしジスタ１
９に格納される。また、レジスタｌａ内の仮想ページ番
号の一部が前記ディレクトリ２ａおよび２ｂのいずれか
に書込まれる。次に、実ページ番号レジスター９内の実
ページ番号が、実ページ番号対応仮想ページ番号記憶手
段１６に与えられ、対応する番地から仮想ページ番号が
読み出される。また、同時に、存在ビット記憶２１に、
同様にレジスタ１９からの実ページ番号が与えられ、存
在ビットが読み出される。もし、この時、存在ビットが
セットされていれば、他の仮想アドレスが登録されてお
り仮想ページアドレスレジスタ１７に仮想ページ番号が
格納され、選択回路１８を介して、緩衝記憶ディレクト
リ１５ａ，１５ｂ，１５ｃおよび１５ｄが索引される。
この場合ページ内アドレスは、レジスタｌｃからのアド
レスを使用する。もし、索引の結果、緩衝記憶ディレク
トリに該当する仮想アドレスが登録されていれば該当仮
想アドレスが消去される。実ページ番号対応仮想ページ
番号記憶手段には、実ページ番号レジスタ１９で指定さ
れる位置にレジスタｌａおよびｌｂからの仮想ページ番
号が書込まれる。もし、存在ビットがセットされていな
ければ、実ページ番号対応仮想ページ番号記憶手段１６
には、実ページ番号レジスタ１９で指定される位置に、
レジスタｌａおよびｌｂからの仮想ページ番号が書き込
まれ、さらに、実ページ番号レジスタ１９で指定される
存在ビット記憶２１の位置の存在ビットがセットされる
。これ以後は、存在ビットがセットされていた場合も、
存在ビットがセットされていなかった場合も同様に動作
する。最初に与えられたりクェストが書込みリクエスト
であれば、主記憶にデータが直接転送される。また、論
出しリクエストであれば、直接主記憶からデータが謙出
され、緩衝記憶データ記憶９ａ，９ｂ，９ｃおよび９ｄ
のいずれかに、このデータが書き込まれ、緩衝記憶ディ
レクトリ１５ａ，１５ｂ，１５ｃおよび１５ｄのいずれ
かのレジスタｌｃのページ内アドレスで指定される位置
に、レジスタｌａおよびｌｂ内の仮想ページ番号が書込
まれる。以上のように、トランスレーションルツクアサ
ィドバッフアに伍審想ページ番号が登録されていなかっ
た場合には、主記憶に直接アクセスされる。次に、トラ
ンスレーションルツクアサイドバツフアディレクトリ４
ａおよび４ｂで一致した場合について説明する。
この場合には、緩衝記憶ディレクトリ１５ａ，１５ｂ，
１５ｃおよび１５ｄにレジスタｌａ，ｌｂおよびｌｃか
らの仮想アドレスが与えられ、比較器１ １ａ，１ １
ｂ，１ １ｃおよび１１ｄで、一致が調べられる。該比
較器１１ａ，１１ｂ，１１ｃおよび１１ｄのいずれかで
−致していれば、リクエストが書込みリクエストの場合
、緩衝記憶データ記憶９ａ，９ｂ，９ｃおよび９ｄのい
ずれかに、書込みデータが書き込まれる。また、リクエ
ストが論出しリクエストであれば、比較回路１１ａ，１
１ｂ，１１ｃおよび１１ｄの結果から選択信号作成回路
１２で選択信号が作成され、それにより、緩衝記憶デー
タ記憶９ａ，９ｂ，９ｃおよび９ｄからのデータが選択
回路１３で選択され、レジスタ１４に格納される。該比
較回路１１ａ，１１ｂ，１１ｃおよび１１ｄのいずれも
一致しなかった場合には、次のように動作する。リクエ
ストが書込みリクエストの場合は、主記憶に書込みデー
タが直接転送される。リクエストが論出しリクエストの
場合には、主記憶からデータが直接読み出され、緩衝記
憶データ記憶９ａ，９ｂ，９ｃおよび９ｄのいずれかに
書き込まれ、また、レジスタｌａおよびｌｂからの仮想
アドレスが緩衝記憶ディレクトリ１５ａ，１５ｂ，１５
ｃおよび１５ｄのいずれかのレジスタｌｃのページ内ア
ドレスで指定される位置に書込まれる。本発明には、緩
衝記憶を仮想アドレスで索引するように構成することに
より、トランスレーションルックアサイドバツフアの索
引に要する時間が削除されて、性能の向上をはかること
ができるという効果がある。
１５ｃおよび１５ｄにレジスタｌａ，ｌｂおよびｌｃか
らの仮想アドレスが与えられ、比較器１ １ａ，１ １
ｂ，１ １ｃおよび１１ｄで、一致が調べられる。該比
較器１１ａ，１１ｂ，１１ｃおよび１１ｄのいずれかで
−致していれば、リクエストが書込みリクエストの場合
、緩衝記憶データ記憶９ａ，９ｂ，９ｃおよび９ｄのい
ずれかに、書込みデータが書き込まれる。また、リクエ
ストが論出しリクエストであれば、比較回路１１ａ，１
１ｂ，１１ｃおよび１１ｄの結果から選択信号作成回路
１２で選択信号が作成され、それにより、緩衝記憶デー
タ記憶９ａ，９ｂ，９ｃおよび９ｄからのデータが選択
回路１３で選択され、レジスタ１４に格納される。該比
較回路１１ａ，１１ｂ，１１ｃおよび１１ｄのいずれも
一致しなかった場合には、次のように動作する。リクエ
ストが書込みリクエストの場合は、主記憶に書込みデー
タが直接転送される。リクエストが論出しリクエストの
場合には、主記憶からデータが直接読み出され、緩衝記
憶データ記憶９ａ，９ｂ，９ｃおよび９ｄのいずれかに
書き込まれ、また、レジスタｌａおよびｌｂからの仮想
アドレスが緩衝記憶ディレクトリ１５ａ，１５ｂ，１５
ｃおよび１５ｄのいずれかのレジスタｌｃのページ内ア
ドレスで指定される位置に書込まれる。本発明には、緩
衝記憶を仮想アドレスで索引するように構成することに
より、トランスレーションルックアサイドバツフアの索
引に要する時間が削除されて、性能の向上をはかること
ができるという効果がある。
第１図は、従来の緩衝記憶装置を示す図、第２図は本発
明の一実施例を示す図および第３図は第２図に示された
一実施例の動作を説明するための図である。 第１図から第３図において、ｌａ，ｌｂ，ＩＣ，７，８
，１４，１７，１８……レジスタ、２ａ，２ｂ……トラ
ンスレーシヨンルツクアサイドデイレクトリ、３ａ，３
ｂ……トランスレーシヨンルックアサィドバッフアデー
タ記憶、４ａ，４ｂ，１１ａ，１１０，１１ｃ，１１ｄ
・・・・・・比較回路、５，１２・・・・・・選択信号
作成回路、６，１３，１８・・・・・・選択回路、９ａ
，９ｂ，９ｃ，９ｄ・・・・・・緩衝記憶データ記憶、
１０ａ，１０ｂ，１０ｃ，１０ｄ，１５ａ１５ｂ，１５
ｃ，１５ｄ・・・・・・緩衝記憶ディレクトリ、１６・
・・・・・実ページ番号対応仮想ページ番号記憶、２１
・・・・・・存在ビット記憶バッフア。 努’図 図 Ｎ 隊 第３図
明の一実施例を示す図および第３図は第２図に示された
一実施例の動作を説明するための図である。 第１図から第３図において、ｌａ，ｌｂ，ＩＣ，７，８
，１４，１７，１８……レジスタ、２ａ，２ｂ……トラ
ンスレーシヨンルツクアサイドデイレクトリ、３ａ，３
ｂ……トランスレーシヨンルックアサィドバッフアデー
タ記憶、４ａ，４ｂ，１１ａ，１１０，１１ｃ，１１ｄ
・・・・・・比較回路、５，１２・・・・・・選択信号
作成回路、６，１３，１８・・・・・・選択回路、９ａ
，９ｂ，９ｃ，９ｄ・・・・・・緩衝記憶データ記憶、
１０ａ，１０ｂ，１０ｃ，１０ｄ，１５ａ１５ｂ，１５
ｃ，１５ｄ・・・・・・緩衝記憶ディレクトリ、１６・
・・・・・実ページ番号対応仮想ページ番号記憶、２１
・・・・・・存在ビット記憶バッフア。 努’図 図 Ｎ 隊 第３図
Claims (1)
- １ 仮想ページ番号とページ内アドレスからなる仮想ア
ドレスを格納する仮想アドレス格納手段と、 前記仮想
アドレスの一部を記憶し前記仮想アドレスの残部により
アドレスされる複数の緩衝記憶デイレクトリ手段と、
これら複数の緩衝記憶デイレクトリ手段のそれぞれに対
応したデータを記憶する緩衝記憶データ記憶手段と、
前記仮想アドレスの一部分と前記複数個の緩衝記憶デイ
レクトリ手段の出力のそれぞれとを比較する複数個の緩
衝記憶比較手段と、 これら複数の比較手段のそれぞれ
の比較結果により前記緩衝記憶データ記憶手段の出力の
いずれか一つを選択する緩衝記憶選択手段と、 前記仮
想アドレス格納手段の仮想アドレスの仮想ページ番号の
一部分を記憶しこの仮想ページ番号の残りの部分により
アドレスされる複数のトランスレーシヨンルツクアサイ
ドデイレクトリ手段と、 前記トランスレーシヨンルツ
クアサイドデイレクトリ手段の出力の仮想ページ番号と
前記仮想アドレス格納手段の仮想ページ番号の一部とを
比較する複数個のトランスレーシヨンルツクアサイド比
較手段と、 実ページ番号を格納する実ページ番号格納
手段と、 この実ページ番号によつてアドレスされる位
置に対応する仮想ページ番号を記憶する実ページ番号対
応仮想ページ番号記憶手段と、 この実ページ番号対応
仮想ページ番号記憶手段の出力と前記仮想アドレス格納
手段の出力とのうちいずれか一方を選択し前記緩衝記憶
デイレクトリに仮想アドレスを与える選択手段と、 前
記仮想アドレス格納手段に与えられる仮想アドレスに応
答して前記複数個のトランスレーシヨンルツクアサイド
デイレクトリ手段を索引し仮想ページ番号が登録されて
いない場合にこのトランスレーシヨンルツクアサイドデ
イレクトリ手段に仮想ページ番号およびその仮想ページ
番号に対応する実ページ番号を登録するとともにその仮
想ページ番号に対応する実ページ番号を前記実ページ番
号格納手段に格納しこの出力の実ページ番号により前記
実ページ番号対応仮想ページ番号を索引し仮想アドレス
格納手段に与えられたし仮想ページ番号と異なる仮想ペ
ージ番号が登録されていればこの異なる仮想ページ番号
を前記選択手段を介して緩衝記憶デイレクトリに与えこ
の緩衝記憶デイレクトリを索引し登録されていればこの
仮想アドレスを消去しかつ前記実ページ番号対応仮想ペ
ージ番号記憶手段の該当する位置を仮想アドレス格納手
段内の仮想ページ番号と置き換え前記実ページ番号対応
仮想ページ番号記憶手段に仮想ページ番号が登録されて
いなければ前記実ページ番号対応仮想ページ番号記憶手
段に前記仮想アドレス格納手段内の仮想アドレスを登録
する手段とを備えたことを特徴とする緩衝記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55050160A JPS6028016B2 (ja) | 1980-04-15 | 1980-04-15 | 緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55050160A JPS6028016B2 (ja) | 1980-04-15 | 1980-04-15 | 緩衝記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56145583A JPS56145583A (en) | 1981-11-12 |
| JPS6028016B2 true JPS6028016B2 (ja) | 1985-07-02 |
Family
ID=12851436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55050160A Expired JPS6028016B2 (ja) | 1980-04-15 | 1980-04-15 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028016B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150186A (ja) * | 1982-03-03 | 1983-09-06 | Nec Corp | バツフアメモリコントロ−ルシステム |
-
1980
- 1980-04-15 JP JP55050160A patent/JPS6028016B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56145583A (en) | 1981-11-12 |
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