JPS6028077B2 - 増幅回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型電界効果トランジス夕、主とし
てＭＯＳ電界効果トランジスタ 、ＭＯＳＴと呼ぶ）に
よって構成された回路に関するもので、特に微小差信号
を増幅し、２進出力を得る回路に関するものである。

なお、以下の説明はすべてＮチャンネル ＭＯＳＴで行うが、ＰチャンネルＭＯＳＴでも、又他の
絶縁ゲート型電界効果トランジスタでも本質的に同様で
ある。

ＭＯＳＴを用いたダイナミックメモリでは、高速化が要
求されるようになり、クロック信号以外のＭＯＳメモリ
回路入力信号は、ＭＯＳレベル（１２Ｖ）に比し小さい
ＴＴＬレベル（０．４〜２．４Ｖ）を有しているために
、ＭＯＳレベルに変換する必要が生じている。

又、一方メモリが大容量化されるに従いメモリセルの面
積が最も小さい１トランジスタ型メモリセルが使用され
ているが、１トランジスタメモリセルを読出すと、その
セルに記憶された２値しベル信号、すなわち、“１”、
“０”の情報はデシッツト線に０．１〜０．５Ｖ程度の
小さな電位変化しか起さず、従ってこの微小信号を増幅
する増幅回路が必要となって る従来、このような微小
信号を増幅する回路としは、第１図に示される形が使用
されている。

すたわち、．増幅回路１はスイッチングトランジスタＱ
，と０３及び負荷トランジスタＱ２とＱからなるフリッ
プ・フロップで構成されている。フリップ・フロップ出
力２及び３はメモリ回路のデイジット線４，４′に各々
接続され、この両者の負荷容量は等しくされている。デ
ィジツト線４に接続されているメモリセルのうちの１つ
であるセル５が読み出される時には、ディジット線４′
に接続されたメモリセル５′は読み出されず、代りに基
準電位発生回路６′によりメモリセル情報“１”、“０
”の中間の基準電位がディジット線４′上に発生される
。逆に、、ディジット線４′に接続されたセル５′が読
み出される時は、デイジツト線４に基準電圧発生回路６
により基準電位が発生される。第２図には、両ディジッ
ト線４，４′の波形を示してある。

以下同図の波形を利用して第１図の回路動作を述べる。

ディジット線４，４′は時刻ｔ，以前に共に等しいレベ
ルにクロツク０３によりトランジスタは，Ｑ６によりそ
れぞれプリチヤージされている。なお、ゲートにクロツ
ク０３が印加されたトランジスタＱ７は、デイジツト線
４，４′が等しいレベルになる効率を良くするためのも
のであり、プリチヤージごれるレベルよりプリチヤージ
用ク。ツク信号０３が十分に高ければ必要としない。時
刻しでプリチャージが完了し、クロックぐ３が低いレベ
ルになった後、アドレス信号により、例えばアドレス線
７が選択され高レベルとなるとメモリセル５の情報の読
み出しが行なわれる。アドレス線７が高レベルになると
ディジット線４とメモリセル５との間に電荷のやりとり
が行われセルの情報“１”、“０”に応じてディジット
線４上に電位の変化が表われる。一方、ディジット線４
′は基準電圧発生回路６′によりセル情報“１”、“０
”の中間の電位が与えられる。この結果時刻ら以前にデ
ィジット線４，４′の間に０．１Ｖ程度の電位差が生じ
る。時刻ｔ２にクロック信号？，を高レベルにし、増幅
回路１をトランジスタＱ８により活性化すると、ディジ
ット線４，４′の電荷は各々トランジスタＱ，，Ｑ３を
通して放電されるが、ディジツト線４，４′の間には、
わずかであるが上述の如く電位差があるため、トランジ
スタＱ，，Ｑのオン抵抗に差が生じている。今、ディジ
ット線４の方が高いとするとトランジスタＱ３の抵抗が
小さく、よってデイジット線４′の電位がより早く低レ
ベルとなる。その結果トランジスタＱ，のオン抵抗がま
すます大きくなり、デイジツト線４の電位の下るのをさ
らに遅くし、デイジツト線間の電位差を増幅する。この
結果、フリップフロップの出力節点２，３間では時刻ら
‘こおいて大きな電位差が生じる。従って時亥比３でク
ロック信号？２を高レベルにし、一度低くなったディジ
ット線４を負荷トランジスタＱ２により再度高レベルに
し、ディジット線４′低レベルに保つことができる。尚
、クロック宿号ぐ，と？２を分離して説明したが、この
信号は同一信号でも動作可能である。１図の増幅回路で
はクロック◇２が高レベルにある期間中常にトランジス
タＱ２又はＱ４にＤＣ電流が流れる。

このため各ディジット線にこのような増幅回路を設ける
と大きな電力が消費される。さらにトランジスタＱ，，
ＱとトランジスタＱ，Ｑ４の大きさの比も大きくとる必
要がある。これらがこの増幅回路の大きな欠点である。
なお、この回路例においてトランジスタＱ，とＱの共通
ソース接続点を複数個の増幅回路に対し共通にし、増幅
回路を活性化するトランジスタＱを複数個の増幅回路に
対し１個ですますことも可能である。本発明の目的は消
費電力の少ない増幅回路を提供することである。

本発明の他の目的は、ダイナミック動作を行う増幅回路
を提供することである。

本発明の更に他の目的は微少差信号の増幅に適した増幅
回路を提供することである。

本発明の他の目的は、１トランジスタメモリセルをメモ
リュレメントとするメモリ回路のセンスアンプとして好
適な増幅回路を提供することである。

本発明による増幅回路は第１および第２の節点と、該第
１および第２の節点をプリチャ−ジする手段と、該第１
の節点の電位によって制御される第１の負荷回路と第１
の電界効果トランジスタの第１の直列回路と、該第２の
節点の電位によって制御される第２の負荷回路と第２の
電界効果トランジスタの第２の直列回路と、第１のトラ
ンジスタのゲートを該第２の直列回路の中間接続点に接
続する手段と、該第２のトランジスタのゲートを該第２
の直列回路の中間接続点に接続する手段と、第１および
第２の筋点と、該第１および第２の節点をプリチャージ
する手段と、該第１の節点と該第１の直列回路の中間接
続点に接続され該第２の直列回路の中間接続点の電位に
よって制御される第３の電界効果トランジスタと、該第
２の節点と該第２の直列回路の中間接続点との間に接続
され該第１の直列回路の中間接続点の電位によって制御
される第４の電界効果トランジスタとを有し、該第１お
よび第２のトランジスタをフリップフロツプ回路として
動作せしめることによって上記第１および第２の節点の
一方を放電せしめるようにしたことを特徴とする。

更に好ましくは、この増幅回路を１トランジスタメモリ
セルをメモリェレメントとして用いるメモリ回路のセン
スアンプに用いる。

本発明によれば、増幅回路中に直流電流通路がないので
、電力消費がなく、又ダイナミック動作が可能なので、
レジオレス回路とすることが可能となり、よって回路を
構成するＭＯＳＴの集積回路上に占める面積を小さくす
ることができる。

以下、本発明をよりよく理解するために実施例を用いて
詳述する。尚、本発明に用いる上述の絶縁ゲート型電界
効果トランジスタは、ソース、ドレィン及び制御、すな
わちゲートの各電極を有しているが、ソース亀極はドレ
ィン鰭極として用いても、又ドレィン亀極はソース電極
として用いても、等価であり何等本発明を限定するもの
ではない。

第３図は本発明の参考例を示し、第１図と同等部分は同
一符号を付す。トランジスタＱ，〜Ｑ４により構成され
るフリツブフロツプの１出力２は、スイッチングトラン
ジスタＱ３のゲートに入力される。トランジスタＱ９の
ドレインは負荷トランジスタＱ，ｏを通して電源Ｖｏｏ
に接続されると共にトランジスタＱのゲート９に接続さ
れる。フリツプフロツプの他出力３はスイッチングトラ
ンジスタＱ，．のゲート入力となる。トランジスタＱ，
．のドレインは負荷トランジスタＱ，２を介して電源Ｖ
ｏｏに接続されると共に、トランジスタＱ２のゲート８
に接続される。負荷トランジスタＱ，ｏ，Ｑ，２のゲー
トにはプリチヤージ用クロツク信号で３が印加されてい
る。又トランジスタＱ９，Ｑ，．のソースは共通接続さ
れ、ゲートにクロツク信号？４が印加されたトランジス
タＱ，３を介して接地されている。フリツプフロツプの
負荷トランジスタＱ２，Ｑ４はそれぞれゲートにクロッ
ク信号が◇２が印加されたトランジスタＱ，４，Ｑ，５
を介して電源Ｖ。

。に接続されている。そしてトランジスタＱ，４のゲ−
トと節点８及びトランジスタＱ伍のゲートと節点９との
間にはそれぞれプートストラツプ用コンデンサＣ，及び
Ｃ２が接続されている。かかる第３図の回路動作を第４
図に示す動作波形を用いて説明する。

時刻ら以前には、クロツク信号◇３ によりディジット
線４及び４′、節点８及び９、節点２及び３がそれぞれ
所定の電位にプリチヤージされる。

トランジスタＱ７は前述した如く、節点２と３のプリチ
ャージレベルをより正確に等しくするためのもので、デ
ィジット線４，４′の寄生容量等が等しく構成でき、節
点２と３のレベルが等しくできれば不要である。プリチ
ャージ用クロツク信号◇３が低レベルになった後、時刻
りこアドレス線に信号が印加されると、ディジット線４
，４′にセル信号が読み出される。

時刻りこクロツク信号？，を高レベルにし、増幅回路１
′を活性化すると、時刻らまでにデイジット線４，４′
すなわち節点２，３の電位差が増幅される。このことは
第１図の回路例と同様である。以下の説明をわかりやす
くするためディジット線４が４′の電位より高いとする
。時刻らよりクロツク信号◇４ を高レベルにすること
によりプリチャージされていた筋点８，９の電荷が放電
可能となるが、ディジツト線４′が低いレベルにあるた
めトランジスタＱ，．はｏｆｆ状態にあり、節点８では
電荷が放電されず高レベルを保つ。一方ディジット線２
は高レベルにあるためトランジスタＱ９はＯＮ状態にあ
り、節点９の電荷は放電され低レベルとなる。その結果
トランジスタＱ２はそのゲート電極８が濁しベルのため
ＯＮ状態になり、一方トランジスタＱ４はその電極９が
低レベルのためｏＲ状態となる。その時刻ｔ４にクロッ
ク？２を高レベルにすることによりディジツト線４はト
ランジスタＱ２，Ｑ，４を通して充電され、一方ディジ
ツト線４′はトランジスタＱがｏｆｆのため充鰭されず
、トランジスタＱ３，Ｑ８により接地電位とされる。こ
のようにデイジツト線４，４′を充電するトランジスタ
Ｑ２，Ｑのゲート爵位をディジット線４，４′で制御す
ることにより増幅回路１′中に流れる電流をなくすこと
ができる。ここで容量Ｃ．，Ｃ２は節点８，９を容量結
合によりブリチャージされた電位よりもさらに高い電位
にあげ、トランジスタＱ２，Ｑ４のＯＮ抵抗を小さくし
、充電速度を遠くし、さらに充電電位を高く得る目的で
存在するものであり、動作に不可欠なものではない。又
トランジスタＱ，，Ｑのソース共通接続点を複数個の増
幅回路に共通しても良いことは従来例と同様である。第
５図は本発明の実施例であり、本実施例が第３図の例と
異なる点は、筋点８，９の電荷を放電するトランジスタ
Ｑ，．，Ｑ９のソース蝿極それぞれフリップフロツプの
出力２，３に接続された構成であり、第３図におけるト
ランジスタＱ，３及びクロック信号◇４が不要なことで
ある。

以下第６図に示す波形を用いて第５図の回路の動作を説
明する。

時刻ら以前にクロツクぐ３ によりデイジット線４，４
′、節点２，３及び節点８，９はそれぞれ等しい蟹位に
プリチヤージされており、時刻ｔ，がディジット線４，
４′にセル情報が読み出れることは第３図の回路例と同
様である。

説明を簡単にするためデイジツト線４が高い電位にある
とする。

時刻ｔ，にクロック信号？，が高レベルとなりこの増幅
回路が活性化される。第３図の回路例で示したと同様、
デイジツト線４，４′か電位が下がっていくが、両者の
電位差は大きく増幅されていく。ここで両節点２，３の
電位差がＭＯＳＴの闘値電圧ＶＴＨを越えると、トラン
ジスタＱ，．又はＱの一方がＯＮ状態となる。即ち、ト
ランジスタＱ，．はゲート鰭極３がソース電極２より低
いためにｏｆｆ状態のままであるが、一方トランジスタ
Ｑ９は、ゲート電極２がソース電極３に対しＶＴＨを越
える電位差があり、ＯＮ状態となる。この結果トランジ
スタＱのゲート電極則節点９の電荷はトランジスタ偽を
通して放電されトランジスタＱはｏｆｆ状態となる。

一方トランジスタＱ，．がｏ化状態であるため、節点８
の電荷は放電されず、トランジスタＱ２はＯＮ状態にあ
る。時刻らにクロツク信号ぐ２を高レベルにすると、ト
ランジスタＱ，４がＯＮ状態となり、トランジスタＱ，
４とＱ２を通して節点２は充電されるが、トランジスタ
Ｑ４がｏ化状態であるため節点３は充電されず低いレベ
ルを保ち、よってＤＣ電流通路は全くない。第７図は本
発明の他の実施例を示す回路図であり、図において、第
５図と同等部分は同一符号をもって示してある。

フリップフロツプを構成するトランジスタのうち、負荷
トランジスタＱ２，Ｑ３のソースは共に、フリップフロ
ップ活性化用クロック信号で，が印加されており、スイ
ッチングトランジスタＱ，，Ｑのソースは共に接地され
る構成であるる。

入力線（ディジツト線）４，４′の信号はトランジスタ
Ｑ，６，Ｑ，７のゲートにそれぞれ入力され、トランジ
スタＱ，ｓ， Ｑ，７のドレイン出力はフリツプフロツ
プの出力３，２にそれぞれ接続されている。又Ｑ，６，
Ｑ．７のソースは共に接地される。入力線４，４′は更
にトランジスタＱ，８，Ｑ，９を介して接地され、Ｑ，
８，Ｑ，９のゲートには、フリップフロツプの出力３，
２がそれぞれ入力されている。第７図の回路動作を第８
図の波形を用いて説明する。

時刻らまでにクロック信号Ｊ３により節点８，９は同電
位にべリチャージされる。

クロツク信号心，は低レベルにあり、節点８，９はプリ
チャージされて高レベルにあるため、トランジスタＱ２
，Ｑ４はＯＮ状態にあり、節点２，３はクロック信号ぐ
，と同一の低レベルにある。少くとも入力４，４′の一
方がＭＯＳＴのＶＴＨを越える電位の信号であれば時刻
らよりクロツク信号◇，が高レベルに変化すると、節点
２，３は高レベルになろうとする。しかし、入力４，４
′に微少な電位差があれば、トランジスタＱ，６，Ｑ，
８のＯＮ抵抗に差があるため節点２，３が高レベルにな
る速度に差が生じる。

入力４が入力４′より高レベルとすれば、節点２が節点
３のレベルよりも高くなり、トランジスタＱ３が早くＯ
Ｎ状態となる。このために節点２，３の電位差はますま
す広がり、時刻らでその差がＶＴＨを越えるようになる
と、トランジスタＱがＯＮ状態となり、節点９の電荷は
放電されはじめる。一方トランジスタＱ，．Ａはソース
電位がゲート電位より高いためにｏｆｆ状態にあり、こ
の結果トランジスタＱ２とＱのＯＮ抵抗に差が生じ、節
点２はさらに高レベルになるが、節点９が放電されてト
ランジスタＱはｏｆｆ状態となり、クロック信号？，か
ら接点３へ流れる電流はなくなる。従ってフリツプフロ
ツプ出力２，３には、入力４，４′の微４・レベル差を
増幅した信号が出力されることになる。ここで、上述の
如く、入力４，４′が共に高レベルすなわちＭＯＳＴの
ＶＴＨ以上のレベルでかつ例えば、入力４側が高い場合
において、フリップフロツプの出力２には高レベルが、
出力３には低レベルが生ずるものであるが、入力４′に
ＭＯＳＴのＶ，Ｈ以上のレベルがなお印加されていれば
、トランジスタＱ，７はＯＮ状態を維持し、よって節点
２の電荷はトランジスタＱ，７を介して放燈されること
になるため、高レベルがゲートに印加されたトランジス
タＱ，９により、強制的に入力４′を低レベルに下げ、
上述の放電経路を断つためのものである。

従って、入力４，４′が以降共に低レベルになる様な回
路システムでは、トランジスタＱ，８， Ｑ，９は不要
であるし、また、上述の例で入力４′がＶＴＨより低い
レベルであれば同様にトランジスタＱ，８，Ｑ，９は不
要となる。

【図面の簡単な説明】

第１図は従来のメモリ回路におけるセンスアンプ部を示
す図、第２図は第１図の回路の動作波形図、第３図は本
発明の参考例を示す回路図、第４図は第３図の回路の動
作波形図、第５，７図は本発明の実施例をそれぞれ示す
回路図、第６，８図は第５，７図回路の動作波形図をそ
れぞれ示す。 図において、Ｑ，，Ｑ３，Ｑ９及びＱ，．はスイッチン
グトランジスタ、Ｑ２，Ｑ，Ｑ，。及びＱ，２は負荷ト
ランジスタ、２，３はフリツプフロツプ出力、４，４′
はデイジツト線をそれぞれ示す。努′図 ，第２図 豹４図 図 ｈ 舵 舟づ図 弟６図 弟７図 第８図

Claims (1)

1. 【特許請求の範囲】 １ フリツプ・フロツプを構成する第１および第２の電
   界効果トランジスタと、第１のトランジスタの一端と第
   ２のトランジスタのゲートとを接続する手段と、第２の
   トランジスタの一端と第１のトランジスタのゲートとを
   接続する手段と、第１のトランジスタの一端と第１のプ
   リチヤージ節点との間に接続されゲートが第１のトラン
   ジスタのゲートに接続された第３の電界効果トランジス
   タと、一端が第１のトランジスタの一端に接続されゲー
   トが第１のプリチヤージ節点に接続された第４の電界効
   果トランジスタと、第１のプリチヤージ節点をプリチヤ
   ージする手段と、第２のトランジスタの一端と第２のプ
   リチヤージ節点との間に接続されゲートが第２のトラン
   ジスタのゲートに接続された第５の電界効果トランジス
   タと、一端が第２のトランジスタの一端に接続されゲー
   トが第２のプリチヤージ節点に接続された第６の電界効
   果トランジスタと、第２のプリチヤージ節点をプリチヤ
   ージする手段とを有することを特徴とする増幅回路。 ２ 第１および第２のプリチヤージ節点のプリチヤージ
   手段は、第１および第２のトランジスタの各一端を同電
   位にすることにより第３および第５のトランジスタから
   プリチヤージすることを特徴とする特許請求の範囲第１
   項記載の増幅回路。 ３ フリツプ・フロツプを構成する第１および第２の電
   界効果トランジスタと、第１のトランジスタの一端およ
   び第２のトランジスタのゲートに接続された第１の入出
   力節点と、第２のトランジスタの一端および第１のトラ
   ンジスタのゲートに接続された第２の入出力節点と、第
   １の入出力節点と第３の節点との間に接続された第３の
   電界効果トランジスタと、一端が第１の入出力節点にゲ
   ートが第３の節点にそれぞれ接続された第４の電界効果
   トランジスタと、第２の入出力節点と第４の節点との間
   に接続された第５の電界効果トランジスタと、一端が第
   ２の入出力節点にゲートが第４の節点にそれぞれ接続さ
   れた第６の電界効果トランジスタと、第３の節点に一端
   がそれぞれ接続された第１のコンデンサおよび第７の電
   界効果トランジスタと、第７のトランジスタの他端を電
   源へ接続する手段と、第４のトランジスタの他端に電源
   からの電荷を供給する手段と、第４の節点に一端がそれ
   ぞれ接続された第２のコンデンサおよび第８の電界効果
   トランジスタと、第８の電界効果トランジスタの他端を
   電源へ接続する手段と、第６のトランジスタの他端に電
   源からの電荷を供給する手段とを有することを特徴とす
   る増幅回路。