JPS6029403B2 - Timed circuit control method - Google Patents
Timed circuit control methodInfo
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- JPS6029403B2 JPS6029403B2 JP54166362A JP16636279A JPS6029403B2 JP S6029403 B2 JPS6029403 B2 JP S6029403B2 JP 54166362 A JP54166362 A JP 54166362A JP 16636279 A JP16636279 A JP 16636279A JP S6029403 B2 JPS6029403 B2 JP S6029403B2
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Description
【発明の詳細な説明】
本発明は、マイクロコンピュータ等を用いた制御回路に
係り、特に時限要素をもつ処理を行なう時限回路の制御
方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a control circuit using a microcomputer or the like, and particularly to a control method for a timer circuit that performs processing having a timer element.
時限要素をもつ処理というものは、例えば機品の保護を
行なう場合に必らずしも瞬時に処理を行なわずに、異常
信号をマイクロコンピュータが検出してから、ある一定
の時間(何ミリ秒、何秒、何分等)異常が継続した場合
に、処理を開始し保護動作をかける等の要素を持つもの
を言う。Processing that has a timed element does not necessarily require instantaneous processing, for example, when protecting equipment, but rather for a certain period of time (in milliseconds) after the microcomputer detects an abnormal signal. , seconds, minutes, etc.) has elements such as starting processing and applying protective actions if an abnormality continues.
第1図は、従来例を示すブロック図である。まず、この
第1図について説明する。1のマイクロプロセッサ(以
下、単に
「MPU」と記す)、2のプログラムを格納するりード
・オンリ・メモリ(以下、単に「ROM」と記す)、そ
して3のデータを一時的に格納すランダム・アクセス・
メモリ(以下、単に「RAM」と記す)、及び4,5,
6のタイマ、7の入出力回路がバスライン20で接続さ
れ、4,5,6のタイマ出力とMPUIの3つの割込端
子イ,ロ,ハとがそれぞれ接続されている。FIG. 1 is a block diagram showing a conventional example. First, FIG. 1 will be explained. 1 microprocessor (hereinafter simply referred to as ``MPU''), 2 read-only memory (hereinafter simply referred to as ``ROM'') that stores programs, and 3 random memory that temporarily stores data. access·
Memory (hereinafter simply referred to as "RAM"), and 4, 5,
A timer No. 6 and an input/output circuit No. 7 are connected by a bus line 20, and timer outputs No. 4, 5, and 6 are connected to three interrupt terminals A, B, and C of the MPUI, respectively.
では、第1図の動作を述べる。Now, the operation shown in FIG. 1 will be described.
MPUIはROM2に書き込まれているプログラムを実
行していく。The MPUI executes the program written in the ROM2.
8,9,10は被監視装置の状態を検出する検出器を示
すもので、入出力回路7を介しておのおの監視を行なう
。Detectors 8, 9, and 10 detect the state of the monitored device, and monitor each of them via the input/output circuit 7.
いま、検出器8あるいはM円UIの判断により、時限要
素をもつ処理を必要とする異常を検出した場合、タイマ
4に所定の時間をセットする。If the detector 8 or the M-circle UI detects an abnormality that requires processing with a timed element, the timer 4 is set to a predetermined time.
ここで、所定時間内において再び時限要素をもつ処理を
必要とする他の異常・・・・・・これは例えば、検出器
9で検出する・・・・・・を検出した場合、未使用のタ
イマ5に所定の時間をセットすることになる。これらの
異常が所定時間継続した場合、機器の保護をかけること
になり、これはタイマの出力すなわちタイマにセットし
た所定時間後の出力によりMPUIに割込処理を要求し
、入出力回路7を介して制御対象11,12,13等に
保護処理を行なう。しかして、第1図は、時限要素を持
つ処理を行なうためにタイマ等が必要となる。Here, if another abnormality that requires processing with a timed element again within a predetermined time is detected, for example, by the detector 9, an unused A predetermined time is set in the timer 5. If these abnormalities continue for a predetermined period of time, the equipment will be protected.This will require the MPUI to perform an interrupt process using the output of the timer, that is, the output after a predetermined period of time set in the timer. protection processing is performed on the controlled objects 11, 12, 13, etc. Therefore, in FIG. 1, a timer or the like is required to perform processing that has a timed element.
タイマが3個だけであるが、処理の数が1つ増える度に
タイマが1個の割合で必要となり、しかもMPUIの割
込入力端子の数には制限があるため、その割込入力端子
数より時限要素を持つ処理はできないこととなる。Although there are only three timers, one timer is required for each increase in the number of processes, and since there is a limit to the number of interrupt input terminals for MPUI, the number of interrupt input terminals is limited. This means that processing with time-limited elements is no longer possible.
また、この時限要素を持つ処理にだけ、MPUIの割込
入力端子を使用してしまうと、他の処理に割込が使用で
きないことになり、遠い時間を必要とする処理ができな
くなる。また、時限要素を持つ処理が増える度に、タイ
マ4,5,6のタイマ数が増え、配線も複雑になり、コ
ストが高くなる等の欠点を有している。Furthermore, if the interrupt input terminal of the MPUI is used only for processing that has this time-limited element, the interrupt cannot be used for other processing, making it impossible to perform processing that requires a long time. Further, each time the number of processes having a time limit element increases, the number of timers 4, 5, and 6 increases, wiring becomes complicated, and costs increase.
本発明は、このような問題を解決するために考えられた
もので、数多くの時限要素を持つ処理をこなせるととも
に、使用する回路素子数を少なくしてコスト低減が図れ
、しかも、時限要素を持つ処理がMPUIの割込入力端
子以上に増えても、MPUIの割込入力端子を他の処理
にも開放できるため、処理の効率を良くすることのでき
る時限回路の制御方式を提供することを目的とする。以
下、本発明の実施例を図面を参照して説明する。第2図
は、本発明の一実施例のブロック図を表わし、第1図と
同一の符号は同一要素を示し、タイマ4が1個の他は第
1図と同等である。The present invention was devised to solve these problems, and is capable of processing processes with many timed elements, reduces costs by reducing the number of circuit elements used, and is capable of processing processes with many timed elements. The purpose of the present invention is to provide a time limit circuit control method that can improve processing efficiency by opening the MPUI's interrupt input terminal to other processes even if the number of processes increases beyond the MPUI's interrupt input terminal. shall be. Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 shows a block diagram of an embodiment of the present invention, in which the same reference numerals as in FIG. 1 indicate the same elements, and the block diagram is the same as in FIG. 1 except that one timer 4 is provided.
では、第2図についての動作を説明する。Now, the operation with respect to FIG. 2 will be explained.
MPUIはROM2に書かれているプログラムを実行し
ていくわけであるが、ここでは時限要素を持つ処理の要
求信号を入出力回路7よりMPUIが検出した場合、R
OM2に用意されている種々の時限要素を持つ処理の中
のどの処理を要求しているかをMPUIは判断すると共
に、その時限要素を持つ処理が開始される時刻までのカ
ウント値を、タイマ4にセットするプログラム(これを
「タイマーセットプログラム」と称する)と、タイマ4
がカウント終了により出力する割込信号MPUIは判断
して、割込処理を開始するプログラム(それを「割込サ
ービスプログラム」と称する)を別にROM2に用意し
ておく。The MPUI executes the program written in the ROM2, but here, when the MPUI detects a request signal for processing with a timed element from the input/output circuit 7, the R
The MPUI determines which process is requested among the processes with various timed elements prepared in OM2, and also sends the count value up to the time when the process with that timed element is started to the timer 4. The program to set (this is called the "timer set program") and the timer 4
A separate program (referred to as an "interrupt service program") is prepared in the ROM 2 to determine the interrupt signal MPUI output by the CPU when the count ends and to start interrupt processing.
ここで、MPUIがROM2のプログラムの通常のルー
チンを実行しながら、入出力回路7の信号を定期的にチ
ェックを行なっている時に、入出力回路7より時限要素
を持つ処理の要求信号をMPUIが検出した場合、通常
のルーチンからタイマーセットプログラムへ分岐して、
指定された時限要素を持つ処理プログラムの開始番地と
、前記指定された時限要素を持つ処理プログラムを開始
する時刻までのカウント値を格納しているROM2の番
地を判断する。Here, while the MPUI is executing the normal routine of the program in the ROM 2 and periodically checking the signals of the input/output circuit 7, the MPUI receives a request signal for a process having a time element from the input/output circuit 7. If detected, the normal routine branches to the timer set program,
The starting address of the processing program having the designated time element and the address of the ROM 2 storing the count value up to the time when the processing program having the designated time element is to be started are determined.
指定された時限要素を持つ処理プログラム開始番地と、
指定された時限要素を持つ処理プログラムを開始する時
刻までのカウント値を格納しているROM2の番地をM
PUIが判断したら、MPUIはROM2の番地より、
指定された時限要素を持つ処理プログラムの開始番地と
カウント値を読み取り、前者をRAM3の決められた番
地へ格納し、後者をタイマ4にセットする。A processing program start address with a specified time element,
Set the address of ROM2 that stores the count value up to the time to start the processing program with the specified time element to M.
Once the PUI has determined, the MPUI will use the ROM2 address.
The start address and count value of the processing program having the specified time element are read, the former is stored at a predetermined address in the RAM 3, and the latter is set in the timer 4.
タイマ4のカウンタが終了するとタイマ4の出力からM
PUIに割込信号が入力され、MPUIは割込サービス
プログラムを実行する。When the counter of timer 4 ends, M is output from timer 4.
An interrupt signal is input to the PUI, and the MPUI executes the interrupt service program.
割込サービスプログラムが終了するとMPUIは戻り番
地を、RAM3に格納してある指定された時限要素を持
つ処理プログラムの開始番地に設定して、指定された時
限要素を持つ処理プログラムを実行開始する。ここで、
タイマ4がカウント中に入出力回路7より、2番目の時
限要素を持つ処理の要求信号をMPUIが検出したら、
タイマ4の現在時刻でのカウント値(つまりタイムカウ
ント残り時間でありこれをtcと記す)と、2番目の時
限要素を持つ処理が要求してきた時限要素を持つ処理プ
ログラムの開始時刻までのカウント値(すなわち後から
要求の有ったタイムカウント値でありこれをtWと記す
)とでtW−tcの減算を実行する。結果が負(tW<
tc)の場合はタイマ4のカウントを中止してtWの値
をタイマ4に書き込みカウントを開始する。When the interrupt service program ends, the MPUI sets the return address to the start address of the processing program having the designated time element stored in the RAM 3, and starts executing the processing program having the designated time element. here,
When the MPUI detects a request signal for processing having a second time element from the input/output circuit 7 while the timer 4 is counting,
The count value of timer 4 at the current time (that is, the remaining time of the time count, which is written as tc) and the count value up to the start time of the processing program with the time element requested by the process with the second time element. (In other words, this is the time count value that was requested later, and this is written as tW), and the subtraction of tW-tc is executed. The result is negative (tW<
tc), the timer 4 stops counting, writes the value of tW to the timer 4, and starts counting.
減算の結果を反転してRAM3の決められた番地(以下
、カウント値を格納していくRAM3の番地を「タイマ
番地」と称する)に格納するとともに、RAM3に格納
してある最初の時限要素を持つ処理プログラムの開始番
地(以下、時限要素を持つ処理プログラムの開始番地を
格納していくRAM3の番地を「ポィンタ」と称する)
と2番目に時限要素を持つ処理を要求してきたもののプ
ログラム開始番地について、後者をポィンタ番地へ前者
をポィンタ番地+2番地というように優先順位を逆転す
る。結果が正(tw>tc)の場合は、タイマ4のカウ
ントは続行し減算結果をRAM3のタイマ番地に、2番
目の時限要素を持つ処理プログラムの開始番地をポィン
タ番地+2番地へ格納して、最初の時限要素を持つ処理
プログラムの次に優先順位を持つようにする。The result of the subtraction is inverted and stored in a predetermined address in RAM3 (hereinafter, the address in RAM3 where the count value is stored is referred to as the "timer address"), and the first time element stored in RAM3 is (Hereinafter, the address in RAM3 that stores the start address of the processing program that has a time element will be referred to as a "pointer")
Regarding the program start address of the second program that requests a process with a timed element, the priority order is reversed such that the latter becomes the pointer address and the former becomes the pointer address + 2 addresses. If the result is positive (tw>tc), the count of timer 4 continues, the subtraction result is stored in the timer address of RAM 3, and the start address of the processing program having the second time element is stored in the pointer address + 2 address. Make it have priority after the processing program with the first timed element.
ここで、タイマ4がカウントを終了してMPUIへ割込
信号を出力すると、割込サービスプログラムを実行し、
ポィンタ番地に示される時限要素を持つ処理プログラム
の開始番地を割込サービスプログラムからの戻り番地と
してセットし、タイマ番地に格納しているカウント値を
タイマ4にセットし、ポィンタ番地+2番地に格納され
ている時限要素を持つ処理プログラムの開始番地をポィ
ン夕番地へ移動する操作を行ない、先にセットした戻り
番地すなわち、ポィンタ番地に格納されていた時限要素
を持つ処理プログラムへ分岐し、処理を開始する。Here, when timer 4 finishes counting and outputs an interrupt signal to MPUI, the interrupt service program is executed,
The start address of the processing program with the time element indicated by the pointer address is set as the return address from the interrupt service program, the count value stored at the timer address is set to timer 4, and the count value stored at the pointer address + 2 is set. Move the start address of the processing program that has the timed element stored in it to the pointer address, branch to the previously set return address, that is, the processing program that has the timed element stored at the pointer address, and start processing. do.
ここで、タイマカウント中に3番目の時限要素を持つ処
理をMPUIが検出すると、・・・・・・で、カゥンタ
4のカウント中の最初の時限要素を持つ処理プログラム
を処理1,2番目もこ処理要求したきた時限要素を持つ
処理プログラムを処理2とし、以下、処理3,4,5と
名付けていく・・・・・・現在時刻でのタイマ4のカウ
ント値(tc′と記す)と処理3の開始時刻までのカウ
ント値(tW′と記す)を比較するため、tw′−tc
′の減算を実行し、結果が正(tW′>tc′)の場合
はタイマ4のカウントは続行し、ポィンタ番地の内容の
変更は行なわない。Here, when the MPUI detects a process that has the third time element while counting the timer, the process program that has the first time element that is being counted by counter 4 is executed for the first and second processes as well. The processing program that has the timed element that requested the processing is called process 2, and will be named processes 3, 4, and 5 below...The count value of timer 4 at the current time (denoted as tc') and the process In order to compare the count value (denoted as tW') up to the start time of 3, tw'-tc
If the result is positive (tW'>tc'), the timer 4 continues counting and the contents of the pointer address are not changed.
そして、減算結果をtw,としタイマ番地に格納されて
いる時限要素を持つ処理プログラムの開始時刻までのカ
ウント値(tw2と記す)とで、tW・一tW2 を実
行する。Then, with the subtraction result as tw and the count value (denoted as tw2) up to the start time of the processing program having the time element stored at the timer address, tW·1tW2 is executed.
結果が正(tw,>tw2)であれば、タイマ番地+2
番地に、tw,一tw2の減算結果を格納し、それから
ポィンタ第地+4番地に処理3の開始番地を格納する。If the result is positive (tw, > tw2), timer address +2
The subtraction result of tw, - tw2 is stored at the address, and then the start address of process 3 is stored at the pointer address +4.
結果が負(tw.<tw2)であれば、タイマ番地に格
納されている時限要素を持つ処該プログラムの開始時刻
までのカウント値(tw2)をタイマ番地+2番地へ格
納する。同じく、ポィンタ番地+2番地に示される開始
番地を退避させ、ポィンタ番地+4番地に退避した内容
を格納し、ポィソタ番地+2番地に処理3の開始番地を
格納する。If the result is negative (tw.<tw2), the count value (tw2) up to the start time of the program having the time element stored at the timer address is stored at the timer address +2. Similarly, the start address indicated at pointer address +2 is saved, the saved contents are stored at pointer address +4, and the start address of process 3 is stored at pointer address +2.
ここでtW′−tc′が負の場合はタイマ4のカウント
を中止して、tw′の値をタイマ4に書き込み、カウン
トを再開する。それに伴いポインタ番地に処理3の開始
番地を格納し、今までポィン夕番地に格納されていた時
限要素を持つ処理プログラムの開始番地を、ポィンタ番
地十2番地へ格納する。ポィンタ番地+2番地に格納さ
れていた時限要素を持つ処理プログラムの開始番地を、
ポインタ番地+4番地へ格納し、優先順位の移行を実行
する。そしてタイマ番地にtw′−tc′の減算結果を
反転して格納し、タイマ番地に格納されていたカウント
値をタイマ番地+2番地へ移動する。再びここでMPU
Iがタイマ4の出力による割込を検出したら、前述して
来たように割込サービスプログラムではRAM3のポィ
ンタ番地に格納してある時限要素を持つ処理プログラム
の開始番地を戻り番地にセットし、ポィンタ番地+2番
地の時限要素を持っ処理プログラムの開始番地をポィン
タ番地へ、同様にポィンタ番地+4番地の内容をポィン
タ+2番地へと移動する。If tW'-tc' is negative, the timer 4 stops counting, writes the value of tw' to the timer 4, and restarts counting. Accordingly, the start address of process 3 is stored in the pointer address, and the start address of the processing program having the time element, which has been stored in the pointer address until now, is stored in the pointer address 12. The start address of the processing program with the time element stored at the pointer address + 2 address,
Store it in the pointer address +4 and execute the priority shift. Then, the subtraction result of tw'-tc' is inverted and stored in the timer address, and the count value stored in the timer address is moved to the timer address +2. MPU here again
When I detects an interrupt due to the output of timer 4, the interrupt service program sets the start address of the processing program having the time element stored at the pointer address of RAM 3 to the return address, as described above. The start address of the processing program that has a time element at pointer address +2 is moved to the pointer address, and similarly the contents at pointer address +4 are moved to the pointer +2 address.
タイマ番地についても同じくタイマ番地に格納されてい
る時限要素を持つ処理プログラムの開始時刻までのカウ
ント値をタイマ4にセットし、同様にタイマ番地+2番
地に格納してあるカウント値をタイマ番地にセットする
。Regarding the timer address, set the count value up to the start time of the processing program with the time limit element stored in the timer address in timer 4, and similarly set the count value stored in the timer address + 2 address in the timer address. do.
しかして、本発明の基本的な動作を表わすフローチャー
トを第3図に示す。また、第4はtWくtcの時のタイ
ムチャート、第5図はtc<twの時のタイムチャート
である。FIG. 3 shows a flowchart showing the basic operation of the present invention. Further, the fourth is a time chart when tW minus tc, and FIG. 5 is a time chart when tc<tw.
なお、tTはタイマカウント設定値、txは要求の有っ
たタイマカウント値を表わす。以上のような処理を実行
していくことでタイマ4を数個使用して時限要素を持つ
処理を多重にこなしていくことと同等の操作を実行でき
、時限要素を持つ処理が処理4,5,6・・・・・・と
増えても、同様に繰り返して処理していくことで解決さ
れる。Note that tT represents a timer count setting value, and tx represents a requested timer count value. By executing the above processing, it is possible to perform the same operation as using several timers 4 and performing multiple processes with timed elements, and the processes with timed elements are processes 4 and 5. , 6, etc., the problem can be solved by repeating the process in the same way.
このような処理を実行することによって、時限要素を持
つ処理の要求信号が増しても、RAM3及びROM2の
メモリ容量の許す範囲で処理することが可能となるうえ
、この方式に要するタイマは僅か1個で済み、MPU1
の割込入力端子も1つ使用するだけで、他の割込処理と
の併用が可能となる。By executing such processing, even if the number of request signals for processing with a timed element increases, it is possible to process them within the memory capacity of RAM3 and ROM2, and this method requires only one timer. Only one MPU is required.
By using only one interrupt input terminal, it is possible to use it in conjunction with other interrupt processing.
なお、この説明では分り易いように、1ワード構成が8
ビットでデータが1ワード、番地が2ワード構成で使用
されるものを例に示したが、ワード構成の異なるもので
も、本発明を適用できるのは明らかである。In addition, in this explanation, for easy understanding, one word consists of 8
Although the example has been shown in which the bit data is one word and the address is two words, it is obvious that the present invention can be applied to other words having a different word structure.
また、前述の説明ではマイクロプロセッサが割込入力端
子を有しているものを例示したが、必ずしもこれに限定
されるものではなく、割込入力端子を持たないマイクロ
プロセッサでも使用でき、この場合にはタイマの出力信
号を普通のデータ入力端子に入力し、常時、メインプロ
グラムでこの入力を監視するようにすれば、割込入力端
子を持つマイクロプロセッサと同機の効果が得られるも
のである。Furthermore, in the above explanation, the microprocessor has an interrupt input terminal as an example, but the microprocessor is not necessarily limited to this, and it can also be used with a microprocessor that does not have an interrupt input terminal. By inputting the timer's output signal to a normal data input terminal and having the main program constantly monitor this input, the same effect as a microprocessor with an interrupt input terminal can be obtained.
以上、詳述したように、本発明によれば、ある時間後に
処理を行なう時限要素を持つ処理を実行する場合、その
処理の優先順位を判断し、タイマカウント値を決定する
プログラムと、その処理への分岐及び優先順位の決定を
司どろプログラムを用意するだけで、タイマ1個と割込
入力端子1本でメモリの許す範囲の時限処理をこなし、
しかも回路素子数の少ない時限回路の制御方式が得られ
る。As described in detail above, according to the present invention, when executing a process that has a timed element that is to be executed after a certain time, a program that determines the priority of the process and determines a timer count value, and a program that determines the timer count value, and By simply preparing a program that handles branching and priority determination, one timer and one interrupt input terminal can perform time-limited processing within the memory capacity.
Moreover, a control method for a timed circuit with a small number of circuit elements can be obtained.
第1図は従来例を表わす回路のブロック図、第2図は本
発明の一実施例を示す回路のブロック図、第3図はその
基本的な動作を表わすフローチャート、第4図はtW<
tcの時のタイムチャート、第5図はtc<tWの時の
タイムチャートである。
1.・・マイクロプロセッサ(MPU)、2…リードオ
ンリメモリ(ROM)、3・・・ランダム・アクセス・
メモリ(RAM)、4,5,6・・・タイマ、7…入出
力回路、8,9,10…検出器、11,12,13・・
・制御対象、20・・・バスラィン。
溝↑図第2図
精3図
第4図
図
山
船Fig. 1 is a block diagram of a circuit showing a conventional example, Fig. 2 is a block diagram of a circuit showing an embodiment of the present invention, Fig. 3 is a flowchart showing its basic operation, and Fig. 4 is a block diagram of a circuit showing an embodiment of the present invention.
FIG. 5 is a time chart when tc<tW. 1. ...Microprocessor (MPU), 2...Read-only memory (ROM), 3...Random access...
Memory (RAM), 4, 5, 6... timer, 7... input/output circuit, 8, 9, 10... detector, 11, 12, 13...
- Controlled object, 20... bus line. Groove↑Figure 2 Figure 3 Figure 4 Mountain boat
Claims (1)
を有する素子を用いた制御回路において、時限要素をも
つ処理要求に対してタイマに予め定まつた時間をセツト
してタイマを動作させ、タイマ動作中にまた他の時限要
素を持つ処理要求が来た場合に、タイマのセツトした時
間と新たに処理要求のあつたタイマの設定すべき時間と
を比較し、優先順位を判断して優先度の高い時間をタイ
マに再びセツトすると共に、前記比較した優先度の低い
時間を一時記憶し、刻々時限要素を持つた処理要求、処
理要求解除の度に同様の判断のもとに優先度の高い時間
をタイマにセツトすることを特徴とする時限回路の制御
方式。1. In a control circuit that uses an element with arithmetic, judgment, and processing functions such as a microprocessor, a predetermined time is set in a timer in response to a processing request that has a time limit element, and the timer is operated. If a processing request with other time limit elements comes in, the time set in the timer is compared with the time to be set in the timer for the new processing request, and the priority is determined. The high priority time is set again in the timer, and the low priority time compared above is temporarily stored, and the high priority time is set based on the same judgment each time a processing request with a time limit element or a processing request is canceled. A timed circuit control method characterized by setting a timer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54166362A JPS6029403B2 (en) | 1979-12-21 | 1979-12-21 | Timed circuit control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54166362A JPS6029403B2 (en) | 1979-12-21 | 1979-12-21 | Timed circuit control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688545A JPS5688545A (en) | 1981-07-18 |
| JPS6029403B2 true JPS6029403B2 (en) | 1985-07-10 |
Family
ID=15829979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54166362A Expired JPS6029403B2 (en) | 1979-12-21 | 1979-12-21 | Timed circuit control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029403B2 (en) |
Families Citing this family (3)
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|---|---|---|---|---|
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| JP2007220026A (en) * | 2006-02-20 | 2007-08-30 | Fujitsu Ltd | Timer device, timer processing method, timer processing program, electronic device, and circuit device |
-
1979
- 1979-12-21 JP JP54166362A patent/JPS6029403B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688545A (en) | 1981-07-18 |
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