JPS6029978B2 - チエツク装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、中央演算処理装置（以下ＣＰＵと称する）
とメモリ装置、入出力装置とから構成される制御装置に
おいて、メモリ装置の故障を検出すると同時に、ＣＰＵ
とメモリ装置および入出力装置とを接続する入出力デー
タバス（共通接続線）の故障を検出して、上記制御装置
がメモリ又は入出力データバスの故障によって、誤動作
することを防ぐことを目的とするものである。

また上記制御装置が何らかの誤動作を生じた場合、それ
が少なくとも、メモリに関係があるか否か、入出力デー
タバスに関係するか否かを明確にすることによって、制
御装置の誤動作原因の分析時間を短縮する効果を有する
ものである。従来いわゆるストアードプログラム方式の
制御装置において、ＣＰＵにはメモリ装置の他に入出力
データバスを介して多くの入出力装置が接続されている
。

この場合上記制御装置の故障診断方法として、メモリ装
置は、パリティチェック等の検出方法をとっている。そ
の他の部分についてはソフトウェア的に処理する方法が
良く用いられているがこの方法では、故障検出を完全に
行なうには多大のメモリ装置と、制御時間を要し、実時
間内で処理しようとすると、制御装置の制御能力を低下
させるという欠点があった。また上記方法では、制御装
置全体としてどこかに故障があるという事は分っても、
それが具体的にどの装置かという点までは判別し得ない
事が多い。第１図にストアドプログラム方式の制御袋畳
の基本的なブロック図を示す。第１図について説明する
と、１はＣＰＵ、２はメモリ装置、３１，３２〜３ｎは
入力装置、４１，４２〜４ｎは出力装置、５は入力デー
タバスバッフア、６は出力データバスバツフア、７はパ
リティ発生装置、８はパリティチェック装置、９はメモ
リアドレス線、１０は双方向性バス、１１はＣＰＵの出
力データバス、１２はＣＰＵの入力データバス、１３は
出力データのバリテイビツト、１５はＣＰＵＩ Ｉから
のタイミング信号、１６１，１６２〜１６ｎは外部機器
からの入力信号線、１８１，１８２〜１８ｎは出力装置
から外部機器への出力信号線、１９１，１９２〜１９Ｍ
ま出力装置の選択信号線、１７１，１７２〜１７ｎは入
力装置の選択信号線である。従来からメモリ装置２につ
いては、パリティ発生装置７及びパリティチェック装置
８等を使用し、メモリ装置の誤まり検出がなされていた
が、入力データバス１２や出力データバス１１について
は適当な検出方法がなく、前記のソフトウェア的方法に
頼っていた。

この場合メモリ装置の増大、制御能力の低下、不良箇所
の分析に多大の時間を要する等不具合があった。

この発明は、このような従来の不具合を解消し、メモリ
装置のチェック用のパリティ発生装置とパリティチェッ
ク装置および簡単なゲート回路とを用いて、ハードウェ
アの増加が少なく、比較的簡単な構成で確実に、また応
答も遠く、メモリ装置及び入出力データバスの不良を検
出する事ができるチェック装置を提供するものである。

以下この発明のチェック装置について第２図を用いて詳
細に説明する。第２図はこの発明の一実施例である。第
２図に於て、１，２，３１〜３ｎ、４１〜４ｎ、５，６
，７，８，９，１０，１１，１２，１３，１４，１５，
１６１〜１６ｎ、１７１〜１７ｎ、１８１〜１８ｎ、１
９１〜１９ｎ、は第１図で説明したものと同一である。
１３１は出力データのパリティビット１３と同一信号で
あり、この信号を、パリティチェック装置に直接送り込
む信号線、２０はゲートで、必要時に出力データバスの
信号を入力データバスに送り込むものである。次にこの
発明の動作について説明する。

第２図において、外部機器からのデータは、入力装置３
１〜３ｎを経由し、又、メモリ装置２からのデー夕は直
接入力データバス１２に伝達される。この時入力データ
バス１２には、入力装置選択信号（ＣＰＵから発生され
る）の１７１〜１７ｎによって選択された唯一の入力装
置のデータ、又はメモリアドレス線９によって選択され
たメモリのデー夕が伝達される。このデータ信号は入力
データバッファ５を経由してＣＰＵＩへ伝達されると共
に、出力データバッファ６を通して出力データバス１１
にも伝えられる。この時出力装置選択信号は発生されて
いないので、外部出力機器およびメモリ装置２に伝達さ
れない様になっている。上記入力データバス１２の信号
は、同時にパリティ発生装置７及びパリティチェック装
置８に入力される。この時パリティ発生装置７からはパ
リティビット１３が発生し、信号線１３１を介してパリ
ティチェック装置に伝達される。メモリー装置２から入
力する場合はメモリのパリティビット１４がパリティチ
ェック装置８に伝達される。この２種のパリティビット
１４，１３１をＣＰＵＩから発せられるタイミング信号
１５により選択し、故障診断を行うものである。

又、外部機器またはメモリ装置にデータを出力する場合
は、ＣＰＵＩからのタイミング信号１５により、入力デ
ータバスバッフア５のゲートを閉じ、ゲート２０を開く
。

この時ＣＰＵＩからの出力デー外ま出力装置４１〜４ｎ
、又はメモリ装置２へ出力装置選択信号１９１〜１９ｎ
により、出力データバス１１を介し、データが伝達され
る。この時同時に出力データはゲート２０を通り、入力
データバス１２に伝達される。この時、入力装置選択信
号１７１〜１７ｎは発生しないので、データが漉触する
恐れはない。入力データバス１２上のデータはパリティ
チェック装置８に出力データバス１１上のデー外まパリ
ティ発生装置７にそれぞれ伝達され、パリティ発生装置
７より発生したパリティビット１３，１３１は、メモリ
装置２及びパリティチェック装置８へ伝達され、ＣＰＵ
Ｉからのタイミング信号１５により故障診断を行う。以
上の様に入力データバス１２上のデータと出力データバ
ス１１上のデータを比較することにより入出力バスの故
障診断を行ない、またメモリ装置２の故障診断も同時に
出来るようにするものである。もし、入力データバスま
たは出力データバスまたはメモリ装置のいずれかが故障
していれば、パリティチェック装置は、警報信号を発生
する。

また、パリティチェック装置から警報信号を発するタイ
ミングが、ＣＰＵから外部機器へ出力する時、ＣＰＵへ
外部機器から入力する時、ＣＰＵへ〆モリ装置から入力
する時のいずれであるか判別すれば、警報が入力データ
バスの異常により発せられたか、出力データバスの異常
により発せられたか、またメモリ装置の異常により発せ
られたかの区別を行う事が出来る。しかも、チェックは
ＣＰＵの制御時間に影響を与えることなく実時間で行う
ことが出来る。以上の説明から明らかなように、この発
明のチェック装置を具備することにより、いわゆるスト
アードプログラム方式の制御装置において、その入出力
データバスおよびメモリ装置の誤動作を検出・すること
により、前記制御装置の誤制御を未然に防ぐことが出来
る。

また構成要素は、簡単なパリティ発生装置、チェック装
置および簡単なゲートをもちいるのみでよく、ハードウ
ェアの追加が少なく、検出動作が遠く、実時間で確実に
検出でき実用上の利点も多大である。

【図面の簡単な説明】

第１図は従来のストアードプログラム方式制御の基本ブ
ロック図、第２図はこの発明の一実施例を示すブロック
図であり、図において１はＣＰＵ、２はメモリ装置、３
１，３２〜３ｎは入力装置、４１，４２〜４ｎは出力装
置、５は入力データバスバッフア、６は出力データバス
バッフア、７はパリティ発生装置、１８はパリティチェ
ック装置、９はメモリアドレス線、１０は双方向性バス
、１ １はＣＰＵの出力データバス、１２はＣＰＵの入
力データバス、１３は出力データのパリティビット、１
４はメモリのパリティビット、１５はＣＰＵＩからのタ
イミング信号、１６１，１６２〜１６ｎは外部機器から
の入力信号線、１７１，１７２〜１７ｎは入力装置の選
択信号線、１８１，１８２〜１８ｎは出力装置から外部
機器への出力信号線、１９１，１９２〜１９ｎは出力装
置の選択信号線、１３１は１３のパリティビットを８の
パリティチェック装置に直接送り込む信号線、２０‘ま
必要に応じて出力データバス１１のデータを入力データ
バス１２に伝達するゲートである。 なお図中、同一符号は同一、又は相当部分を示す。第１
図 第２図

Claims (1)

【特許請求の範囲】
1. １ 複数の入力装置を介して入力するデータ及びメモリ
   から読出されたデータを転送する入力データバスと、複
   数の出力装置を介して出力するデータ及び上記メモリに
   書込むデータを転送する出力データバスと、上記入力及
   び出力データバスとデータの入出力をすると共に上記メ
   モリの読出し及び書込みを制御する中央演算処理装置と
   を備えた制御装置におけるデータのチエツク装置におい
   て、上記入力データバス上のデータからチエツクビツト
   を発生する発生器と、上記入力データバス及び上記メモ
   リのいずれかのデータを上記発生器のチエツクビツトに
   より、かつ上記中央演算処理装置のタイミング制御によ
   り誤りチエツクするチエツク回路と、上記中央演算処理
   装置のタイミング制御により上記出力データバスのデー
   タを上記入力データバスに転送するゲートとを備えたこ
   とを特徴とするチエツク装置。