JPS6030133B2 - ディジタル位相制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は純ディジタル式に位相を制御するディジタル位
相制御装置に関する。

従来、位相制御装置としては、ＰＬＬ（位相同期ループ
）が用いられることが多かった。

第１図はこのようなＰＬＬの基本構成を示す。位相比較
器１は入力信号ｌｎ，とＶＣ○（電圧制御発振器）２の
出力信号ｌｎ２の位相差に対応した出力電圧を発生する
。ローパス・フィル夕３は前記位相比較器１の出力電圧
を積分して平滑化し、前記位相差に対応する連続な制御
電圧を出力する。前記ＶＣ０２はローパス・フィル夕３
が出力する前記制御電圧によって発振周波数が制御され
る。このように、ＰＬＵこおいては、位相差はローパス
・フィル夕３の出力に変換されるが、このローパス・フ
ィル夕３の出力は同フィル夕３を構成するコンデンサの
リークによって変動する。

したがって、ＰＬＬにおいては、前記コンデンサの特性
の影響を受け、精度の高い位相制御を行なえないという
欠点があった。本発明は前記従来の欠点を解消するべく
なされたもので、純ディジタル式に位相を制御すること
により、高精度の位相制御を行なうことができるディジ
タル位相制御装置を提供することを目的とする。

以下本発明の一実施例を図面に基き説明する。

第２図および第３図において、図示しない位相差検出手
段で検出された補正すべき位相差は、位相変位量ａとし
て同位相差検出手段からデータ・バスに出力されるよう
になっており、このデー夕・バス上に出力されている位
相変位量ａは、位相を補正する時、図示しない制御部か
らクロックｂが出力されると、このクロツクｂの立ち上
りで位相変位量ホール用レジスタ４に保持される。なお
、前記データ・バス長は任意であるが、ここでは一例と
して８ビットとすると、位相変位量ａは０〜２５５の範
囲をもつ。前記レジスタ４は入力された補正すべき位相
変量ａをレジスタ出力ｃとしてスケール変換メモリ５に
入力する。

スケール変換メモリ５は位相変位量ａを後述する位相変
位用カウンタ７をプリセットするための分周量に変換す
るためのビット変換メモリであって、（位相変位量ａ）
×Ｎ／２５５のビット変換を行う。ここで、Ｎ‘ま後述
するクロック分周用カウン夕６、すなわち基準用カウン
タの分周比である。一例として、Ｎを１８０とする場合
は、アドレスＪが与えられると、（１８０／２５５）×
Ｊを出力する情報をスケール変換用メモリ５に書き込ん
でおく。したがって、最大の位相変位量ａ，２５５に対
しては１８０が出力される。このように、スケール変換
用メモリ５で分周量にビット変換された位相変位量ａは
、同メモリ５から出力ｄとして出力され、位相の移動量
をカウントする位相変位用カウン夕７のプリセットデー
タとして入力される。第３図におけるメモリ出力ｄのレ
ジスタ出力ｃに対する時間遅延は、メモリ５内での実行
時間である。前記位相変位用カウンタ７のプリセット・
デー夕は位相変位カウンタ用ロード信号ｅがＯＮ‘こな
る（負論理の信号で“ＬｏＷ’になる）ことにより、同
カウン夕７にロードされる。

また、同カウン夕７はロード信号ｅがＯＮ‘こなってか
ら発振器８よりカウンタ７に入力されたシステム・クロ
ツクｉのクロック数が前記プリセットデータの値に一致
した時、キャリー信号ｆを出力する。一方、発振器８か
らシステム・クロックｉを入力されるクロツク分周用カ
ウンタ６のプリセット値ｈは求めるクロック周波数に合
わせる。

また、同クロック分周用カウンタ６のロード信号は、同
カゥンタ６のキャリー信号ｇと前記位相変位用カウンタ
７のキャリー信号ｆとをＯＲ回路９により〇Ｒしたもの
である。前記クロック分周用カウンタ６は、入力される
システム・クロックｉのクロック数をカウントし、この
カウントした値がプリセット値ｈ‘こ一致すると、キャ
リー信号ｇを出力する一方、前記ロード信号が入力され
る毎にそれまでカウントした値をクリアし、再び初期状
態からシステム・クロツクｉをカウントする。

さて、求めるタイミング・クロックはキャリー信号ｇで
得られるが、位相補正が行なわれない場合は、キャリー
信号ｆがなく、クロック分周用カウンタ６にはキヤリー
信号ｇのみによりロードがかかるので、同キャリー信号
ｇの周期は第３図のクロツク１−皿間のようにＴ，とな
る。

また、位相補正が行なわれる場合は、キャリ−信号ｇは
次のように制御される。

すなわち、位相変位用カウンタ７でカウントされたシス
テム・クロックｉのクロック数が同カウンタ７のプリセ
ット値、すなわち分周量に変換された位相変位量に一致
すると、キャリー信号ｆが出力され、これがクロツク分
周用カウンタ６にロードされるので、同クロツク分周用
カウンタ６は途中までカウントしていた値をクリア−し
て初期状態からシステム・クロツクｉをカウントし直し
、この結果、キャリー信号ｇは位相差に応じて位相補正
され、第３図のクロックｍ−Ｗ間のように周期をＴ２と
される。この場合の補正された位相量はし−Ｔ，に対応
する。以上のように本発明によるディジタル位相制御装
置は、位相変位量をスケール変換メモＩＪで分周量に変
換し、この分周量でタイミング・クロックの位相を補正
することにより、純デジタル式に位相が制御されるので
、高精度の位相制御を行なうことができる上、位相変位
量を分周量に変換するのにメモリを使用しているため、
素子数の低減および高速化を図ることができるという優
れた効果を有する。

【図面の簡単な説明】

第１図は従来のＰＬＬを示すブロック図、第２図は本発
明の一実施例におけるデジタル位相制御装置を示すブロ
ック図、第３図は同装置の各部の動作を示す信号波形図
である。 ５・・・・・・スケール変換メモリ、６・・・・・・ク
ロック分周用カウンタ、７・・・・・・位相変位用カウ
ンタ、８・・・・・・発振器。 第１図 第３図 第２図

Claims (1)

【特許請求の範囲】
1. １ デイジタル位相制御ループを有するデイジタル位相
   制御装置において、高周波発振器と、該高周波発振器の
   出力をＮ分周しその分周出力信号を位相信号とする分周
   器と、位相差検知手段から帰還される前記分周器の出力
   の位相差Ｍを分周してＭ′（Ｎ≧Ｍ′）に変換するスケ
   ール変換メモリと、前記高周波発振器の出力クロツクを
   Ｍ′個カウントするクロツク分周用カウンタとからなり
   、該クロツク分周用カウンタの桁上り信号で前記分周器
   を初期化することによつて前記位相差Ｍ変化に比例して
   前記位相を変化させることを特徴とするデイジタル位相
   制御装置。