JPS603206B2 - シ−ケンスコントロ−ラのシフトレジスタ装置 - Google Patents

Description

【発明の詳細な説明】 本発明はリレーや無接点リレーで構成したシーケンスコ
ントローラのかわりに、記憶装置にシーケンスを論理式
に直した形で記憶させておき、シーケンスの変更を記憶
装置の修正だけで容易に行なえるようにしたシーケンス
コントローラに使用して好適なシフトレジスタ装置に関
するものである。

シフトレジスタは、たとえば、１つのコンベアに複数種
の物品を乗せて搬送し、物品の種類によってそれぞれ異
なった降し口から降すというような、物品の仕分け装置
等に使用して好適なものである。

第１図はその一例の概略を示したものであり、１はステ
ップ駆動の電動機２によってステップ駆動されるコンベ
ア、Ａ，Ｂはそれぞれ異なった物品を示し、３は物品Ａ
の降し口、４は物品Ｂの降し口である。５はコンベア１
の搬入口付近に設置した物品判別器であり、これはその
前を物品Ａが通過すると端子５ａから検出パルスを出力
し、通過する物品がＢであれば端子５ｂから検出パルス
を出力するよう構成してある。

コンベア１には、コンベア１が１ステップ駆動して移動
する間隔ごとにそれぞれ固定した番地へ，Ａ，，ん，・
・・・・・，んが定めてあり、図の場合「番地Ａｏに物
品判別器５を設置してあり、番地へに降し口３、番地Ａ
５に降し口４がそれぞれ設置してある。６，７はしジス
タであり、各レジスタはコンベァ１の番地へ，Ａ，，・
・・・・・，んに対応する記憶ビットを有し、レジスタ
６は端子５ａからの信号をシリアル入力とし、レジスタ
７は端子５ｂからの信号をシリアル入力としてある。

そして、それぞれのレジスタ６，７は電動機２が１ステ
ップだけコンペァーを駆動するごとにステップ信号を発
生するステップ駆動信号発生器８の信号をシフトアップ
信号としてある。このようにすれば、物品判別器５は物
品Ａを判別するとしジスタ６にパルス信号を送り、物品
Ｂを判別するとしジスタ７にパルス信号を送る。しかも
、コンベア１がステップ駆動するごとに、各レジスタ６
，７はシフトアップする。第２図は、この様子を示した
状態図であり、コンベア１の駆動ステップ数Ｔに対する
レジスタ６，７の各ビット０，１，２，・・・・・・，
６の内容の変イＱ氏態を示してある。この場合、第１図
の状態は、ステップ数４に対応する。すなわち、物品Ａ
が番地へとんとにあることから、レジスタ６の０ビット
と４ビットは論理的に“１”の状態を記憶し、コンベア
１の番地Ａｏとんとこ物品Ａがあることを記憶する。同
様に、レジスタ７はビット１が論理的に‘１１”の状態
を記憶し、コンベア１の番地Ａ，に物品Ｂがあることを
記憶する。そこで、レジスタ６のビット４が論理的に“
１”となった所で降し口３を開けば、物品Ａをこの降し
口３から降すことができ、またレジスタ７のビット５が
論理的に“１”となった所で降し口４を開けば、物品Ｂ
をこの降し口４から降すことができる。このようにすれ
ば、コンベア１の搬入口に異なった物品を不規則に入れ
ても、その物品を確実に仕分けできる。このような仕分
け装置の制御部分を上記したシーケンスコントローラで
構成する場合、従来はシフトレジスタをシーケンスコン
トローラの外部機器として設置し、これら相互間で情報
の授受を行って、降し口の開閉制御を行なっていた。

第３図はその状態を示したものであり、１０はシーケン
スコントローラ本体、１１はシフトレジスタである。１
２はシーケンスコントローラ１０の入力回路、１３は出
力回路であり、シフトレジスター１のシリアル入力端子
ａ、シフトアップ端子ｂ、クリア端子Ｃを出世回路１３
の出力で操作し、必要なビットの論理状態を出力端子○
から入力回路１２で取り込み、この入力をシーケンスコ
ントローラ１０の論理演算データとしている。

シーケンスコントローラにおいては、入出力回路部分が
価格のかなりの部分を占め、この入出力回路の点数の増
加が価格に直接影響を及ぼす。ところが、従釆のように
外部にシフトレジスタを設置すると、シフトレジスタ１
１の操作用にシフトレジスタ１個に対し少なくとも３個
の出力回路と、１個の入力回路が必要となる。また、こ
のようなシフトレジス外ま、前記のような仕分け装置の
場合、物品の種類の１つに対して１個づつ割り当てなけ
ればならず、物品の種類の数にもよるが、かなりの数に
及ぶのが一般的である。したがって、これらシフトレジ
ス夕とシーケンスコントローラ間の配線、シフトレジス
タの配置等にかなりの工数が費やされ、また、このシフ
トレジスタがシーケンスコントローラの入出力回路のか
なりの部分を使用してしまい、装置全体が高価になって
しまう欠点があつた。また、このような欠点に鑑み、ソ
フト的にシフトレジスタを構成することも行なわれてい
るが、これにはかなりの尊間的知識を有し、プログラム
が複雑化してしまい、結果的にプログラム記憶装置のか
なりの部分をシフトレジスタを構成するプログラムが所
有してしまう。

したがって、プログラム記憶装置を増設しなければ、他
の制御プログラムを格納できないということもあり、プ
ログラム記憶装置を有効活用できない。本発明は上記事
情に鑑みて成されたもので、シフトレジスタの増設に対
し、これらの配線、設置等の工数が不要で、シーケンス
コントローラの入出力回路の使用点数を必要最小限とす
ることができ、しかも簡単なプログラムで作動でき、プ
ログラム記憶装置を有効活用できるシーケンスコントロ
ーラのシフトレジス夕を得ることを目的とする。

上記の目的を達成するため本発明の特徴とするところは
、プログラム記憶装置の複数の番地に格納した命令コー
ドを順次読み出し、論理演算処理装置に前記命令コード
のオペランド部で指定した入出回路の論理状態を順次入
力し、命令コードの操作部で指定した論理演算を順次実
行させ、論理演算結果を該当する出力回路に格納し、こ
の世力回路の内容で対応する制御対象を制御するように
したシーケンスコントローラにおいて、各番地にシフト
情報とシフトアップ操作信号検出情報とシリァル入力情
報とを格納する領域を備え操作部にシフト命令あるいは
シフトアップ命令を有する命令コードのオペランド部で
指定された番地の内容を出力するランダムアクセスメモ
リと、このランダムアクセスメモリから出力された内容
を−時記憶して出力する第１のレジスタと、命令コード
の操作部を入力し、これがシフト命令であればシフト指
命信号を出力し、シフトアップ命令であればシフトアッ
プ指命信号を出力する命令解読器と、シフト命令実行時
にシリアル信号入力手段を構成する外部機器の論理状態
を一時記憶して出力し、シフトアップ命令実行時にシフ
トアップ信号入力手段を構成する外部機器の論理状態を
一時記憶して出力する第２のレジスタと、前記第１のレ
ジスタの出力のうち、シフトアップ操作信号検出情報と
前記第２のレジスタの出力とを入力し、前記解読器がシ
フトアップ指命信号を出力することによって、これら両
入力を突き合せ、これら両入力の間に論理状態の変化が
あり、しかも前記第２のレジスタの出力がシフトアップ
信号を出力した論理状態にあるときのみシフトアップ操
作信号を出力するシフトアップ操作信号出力判定器と、
前記シフト指令信号と前記シフトアップ指令信号と前記
シフトアップ操作信号と前記第２のレジスタの出力情報
とシフト命令実行の際命令コードのオペランド部で指定
された番地内のシフト情報の任意のビットを指定するビ
ット指定情報とを入力し、これらの入力によって前記第
１のレジスタの記憶内容を変換し前記ランダムアクセス
メモリの所定番地に格納し得るよう出力する変換回路と
を具備し、前記変換回路はシフト指令信号を受けること
によって、前記第２のレジス夕の出力をシリアル入力情
報とし、シフト情報とシフトアップ操作信号検出情報と
はそのままにして出力し、シフトアップ指令信号を受け
しかもシフトアップ操作信号を受けることによって、シ
フト情報はシリアル入力情報でシフトした情報をシフト
情報とし、前記第２のレジスタの出力をシフトアップ操
作信号検出用情報とし、シリアル入力情報はそのままに
して出力し、シフトアップ指令信号を受け、シフトアッ
プ操作信号を受けないときには、前記第２のレジスタの
出力情報をシフトアップ操作信号検出情報とし、シリア
ル情報とシフト情報とはそのままにして出力するように
したことにある。

以下、第４図に示す本発明の一実施例について説明する
。

２０はプログラム記憶装置であり、複数の各番地に操作
部とオペランド部とで構成した命令コードを格納してあ
る。

このプログラム記憶装置２０は、図示しない番地指定手
段によって、その番地が順次指定され、これによって命
令コードが順次読み出される。２１は命令解読器であり
、命令コードの操作部を入力し、その内容に応じて出力
端子ＯＰの予め定めた様子から信号を出力する。

１２は入力回路であり、命令コードのオペランド部を入
力し、このオペランド部が指定する番地の入力端子ｌｏ
，１，，１２，・・・，ｌｎに接続した入力機器の論理
状態信号を出力する。

１３は出力回路であり、命令コードのオペランド部を入
力し、このオペランド部が指定する番地の出力端子○ｏ
，０，，０２，・・・，０ｎに接続した制御対象に出力
信号を印加、あるいはこの制御対象の論理状態信号を出
力する。

２２は論理演算処理装置であり、命令解読器２１の出力
端子ＯＰからの信号と、入出力回路１２，１３の出力信
号とを入力し、所定の論理演算を実行し、論理演算結果
を出力する。

この結果は命令コードのオペランド部で指定された出力
回路１３の任意の番地に格納される。そして、この出力
回路１３は、その内容に応じて対応する制御対象を制御
操作する。プログラム記憶装置２０から命令コードが順
次読み出されると、命令解読器２１と入出力回路１２，
１３から信号が論理演算処理装置２２に順次加わる。論
理演算処理装置２２は、これらの信号を順次取り込み、
所定の演算を実行し、結果を出力回路１３の指定された
各番地に格納する。そして、出力回路１３の各端子ｏｏ
，０，，０２，・・・，仇，から制御信号を出力し、接
続された制御対象を順次制御操作する。以上が一般のシ
ーケンスコントローラであり、以下が本発明によって構
成したシフトレジスタ装置である。２３はランダムアク
セスメモリであり、複数の番地の各番地は第５図に示す
ように、シフト情報Ｄｏ，Ｄ，，Ｄ２，・・・，Ｄｎ‐
，と、シフトアップ操作信号検出情報Ｍｏと、シリアル
入力情報Ｍ，と、出力情報Ｍ２とを格納する領域を備え
ている。

このメモリ２３は、プログラム記憶装置２０から読み出
される命令コードのオペランド部で番地指定され、当該
番地の内容を出力する。２４はランダムアクセスメモリ
２３からのシフトアップ操作信号検出情報Ｍｏと、シリ
アル入力情報Ｍ，と、出力情報Ｍ２と、シフト情報Ｄｏ
，Ｄ，，Ｄ２，・・・，Ｄｎ‐，とを一時記憶して出力
する第１のレジスタである。

命令解読器２１はシフト命令ＳＤを解読して端子ＳＤＴ
からシフト指令信号ＳＤＳを出力し、シフトアップ命令
ＳＵを解読して端子ＳＵＴからシフトアップ指令信号Ｓ
ＵＳを出力するよう構成する。なお、シフト命令ＳＤお
よびシフトアップ命令ＳＵを解読する命令解読器を前記
命令解読器２１と兼用しているが、これは別に設けてあ
ってもよい。実施例の場合、前記論理演算処理装置２２
を第２のレジスタと兼用してある。したがって、論理演
算処理装置２２はシフト命令ＳＤ実行時に、命令コード
のオペランド部で指定した入力回路１２の任意の端子に
接続したシリァル信号入力手段を構成する外部機器、た
とえば第１図における物品判別器５のいずれかの様子５
ａ，５ｂの論理状態を一時記憶して出力し、シフトアッ
プ命令ＳＵ実行時に、シフトアップ信号入力手段を構成
する外部機器、たとえば第１図におけるステップ駆動検
出器８の論理状態を一時記憶して出力するよう構成して
ある。２５はシフトアップ操作信号出力判定器であり、
第１のシフトレジスタ２４の出力のうち、シフトアップ
操作信号検出情報Ｍ。

と論理演算処理装置２２からの出力情報ＣＯとを入力し
、シフトアップ指令信号ＳＵＳが印加されることによっ
て、これら両入力ＭｏとＣＯを比較判定する。そして、
情報ＭｏとＣＯとの間に論理状態の変化があり、しかも
情報ＣＯがシフトアップ信号を出力した論理状態にある
ときのみシフトアップ操作信号ＳＨＳを出力する。たと
えば、情報Ｍｏが論理的に“０”で情報ＣＯが論理的に
“１”の場合、論理的に“１”のシフトアップ操作信号
ＳＨＳを出力する。シリアル信号、シフトアップ信号を
発生する、たとえば前記した物品判別器５、ステップ駆
動検出器８の信号を発生する周期、および発生する信号
の時間中は、プログラム記憶装置２０を番地指定手段が
一巡り指定するサイクルタイムより遥かに長い。したが
って、１つのシフトアップ信号が発生している間に番地
検出手段が、シフト命令、シフトアップ命令を複数回走
査してしまい、シフト情報が複数回シフトしてしまう。
そこで、このシフトアップ操作信号ＳＨＳで、シフトア
ップ信号の立上りのみを検出し、これによってシフト情
報をシフトするようにするものである。２６はシフト指
令信号ＳＤＳと、シフトアップ指令信号ＳＵＳと、シフ
トアップ操作信号ＳＨＳと、論理演算処理装置２２の出
力情報ＣＯと、シフト命令ＳＤ実行の際命令コードのオ
ペランド部で指定された番地のシフトデータＤｏ，Ｄ，
，Ｄ２，・・・，Ｄｎ‐，の特定のビットを指定するビ
ット指定情報ｍとを入力し、これら入力の組み合せによ
って第１のレジスタ２４の記憶内容を変換して出力する
変換回路である。この変換回路２６の出力情報は、ラン
グムアクセスメモリ２３に送出され、元の番地内に格納
される。第６図は、変換回路２６が、これに入力される
情報、信号の組み合せによって、第１のレジスタ２４の
出力内容をどのように変換して出力するかを図示したも
のであり、ａはシフト命令ＳＤの実行時の変換状態を示
したもので、シフトアップ命令ＳＵ実行時でシフトアッ
プ操作信号ＳＵＳが発生した場合をｂに、シフトアップ
命令ＳＵ実行時でシフトアップ操作信号ＳＵＳが発生し
ない場合をｃに示してある。第６図ａ，ｂ，ｃの各図は
それぞれ上段に示したものが変換される以前の状態、下
段が変換された後の状態を示してある。変換回路２６は
データセレクタ２７，２８，２９とシフタ３０とで構成
してある。データセレクタ２７は論理演算処理装置２２
の出力情報ＣＯと、第１のレジスタ２４の出力シフトア
ップ操作信号検出情報鳩とを入力し、シフトアップ指令
信号ＳＵＳが加わることによって情報ＣＯを選択し、こ
れが加わらないことによって情報Ｍｏを選択し、その選
択した情報をシフトアップ検出用情報地′として出力す
る。データセレクタ２８は論理演算処理装置２２の出力
情報ＣＯと、第１のレジスタ２４の出力のシリアル入力
情報Ｍ，とを入力し、シフト指令信号ＳＤＳが加わるこ
とによって情報ＣＯを選択し、これが加わらないことに
よって情報Ｍ，を選択し、その選択した情報をシリアル
入力情報Ｍ，′として出力する。データセレクタ２９は
第１のレジスタ２４からのシフト情報ＤのＤ，，Ｄ２，
・・・，Ｄｎ‐，と、出力情報Ｍ２と、プログラム記憶
装置２０からのビット指定情報ｍとを入力し、シフト指
令信号ＳＤＳが加わることによってシフト情報Ｄｏ，Ｄ
，，Ｄ２，・・・，Ｄｎ‐，のビット指定情報ｍで指定
されたｍビット目の情報を選択し、これが加わらないこ
とによって出力情報Ｍ２を選択し、その選択した情報を
出力情報Ｍ２として出力する。シフタ３川ま、第１のレ
ジスタ２４からのシフト情報Ｄｏ，Ｄ，，Ｄ２，…，Ｄ
ｎ‐，と、シリアル入力情報Ｍ，とを入力し、シフト操
作信号ＳＨＳが加わることによってシフト情報Ｄｏ，Ｄ
，，Ｄ２，…，Ｄｎ‐，をシリアル入力情報で１ビット
シフトした情報をシフト情報〇ｏ，〇，，〇２，…，Ｄ
′ｎ‐，として出力し、これが加わらない場合はシフト
情報Ｄｏ，Ｄ，，○２，…，Ｄｎ‐，をそのままシフト
情報Ｄ′ｏ，〇，，Ｄ′２，…，〇ｎ‐，として出力す
る。その構成は、たとえば第６図あるいは第７図に示す
とうりである。第７図は、切換回路３１をシフト情報Ｄ
の Ｄ，，Ｄ２，・・・，Ｄｎ‐，のビット数分使用し
て構成したものであり、各回路３１にはシフト情報Ｄｏ
，Ｄ，，Ｄ２，・・・，Ｄｎ‐，とシリアル入力情報Ｍ
，を図のように入力し、この回路３１をシフトアップ操
作信号ＳＨＳで切り換えるようにする。そして、シフト
アップ操作信号ＳＨＳが加わることによって、シリアル
入力情報Ｍ，を〇，として出力し、その他はそれぞれ１
ビットづつシフトし、Ｄｏを〇，，Ｄ，をＤ′２という
ようにして出力する。第８図はシフトレジスタ３２を使
用したものであり、シフトアップ操作信号ＳＨＳをパル
ス発振器３３を介してシフトアップ端子３２ａに入力し
てシフト情報Ｄｏ，Ｄ，，Ｄ２，…，Ｄｎ‐・をシリア
ル入力情報Ｍ，でシフトアップする。第９図および第１
０図は本発明実施例の動作を説明するためのタイムチャ
ートおよび状態変化図である。

第９図のＳＩはシリアル入力、ＳＵＰはシフトアップ入
力、ＩＮＳはプログラム記憶装置２川こ格納されたシフ
ト命令、シフトアップ命令がこの順で実行される時点を
示したものであ、この間隔Ｔｏは常に一定であり、この
間隔Ｔｏは前記したサイクルタイムに相当する。第１０
図は第９図の時点ｔｏ，ｔ，，ｔ２，…，【６における
変換回路２６の出力情報の内容を示す。以下、これらの
図を参照して動作を説明する。

説明に当っては次の２つの命令式がプログラム記憶装置
２０内のある番地に格納されているものとする。ＳＤ（
Ｎ，ｍ）＝Ｘ，。

……０１ＳＵ（Ｎ） ＝×２。
……■これらの式は、プログラム記憶装置２
０内には機械語で格納されるのであるが、説明の便宜上
、このように示す。‘１’式はシフト命令であり、Ｎは
ランダムアクセスメモリ２３の番地、ｍはビット指定情
報、Ｘ，ｏは入力回路１３の入力端子１，ｏに接続した
入力機器、たとえば第１図における物品判別器５の出力
端子５ａ，５ｂのいずれかを示す。すなわち、この式は
入力回路１３の端子１，ｏに接続した入力機器からの論
理情報を、ランダムアクセスメモリ２２のＮ番地に割り
当てたシフトレジスタのシリアル入力とし、そのシフト
レジスタのｍビット目を出力として指示することを意味
している。■式はシフトアップ命令であり、Ｎは前記と
同様、ランダムアクセスメモリ２２の番地、Ｘ数は入力
回路１３の入力端子１３ｏに接続した入力機器、たとえ
ば第１図におけるステップ駆動検出器を示す。すなわち
、この式は入力回路１３の端子１幼に接続した入力機器
からの論理情報によって、ランダムアクセスメモリ２２
のＮ番地に割り当てたシフトレジスタをシフトアップす
るよう指示することを意味している。なお、ランダムア
クセスメモリ２３はクリアされ、内容はすべて論理的に
“０”であったとする。シフト情報は５ビットで構成さ
れ、ビット情報ｍは３ビット目を指定するものとする。
なお、第１０図はシフト命令ＳＤとシフトアップ命令Ｓ
Ｕとが同時に実行されるかのように示してあるが、実際
にはシフト命令ＳＤ、シフトアップ命令ＳＵの順で命令
が実行される。プログラム記憶装置２０は、番地指定手
段により短時間に番地が順次指定され、命令コードを順
次出力する。

論理演算装置２２は、命令コードのオペランド部で指定
された入出力回路１２，１３からの論理情報を順次取り
込み、操作部で指定された論理演算を順次実行し、論理
結果を指定された出力回路１３に送る。番地指定手段が
プログラム記憶装置２０の最初の番地から最後の番地を
指定し終るまでの時間、すなわちサイクルタイムは、シ
ーケンスコントローラの特質上から、シリアル入力ＳＩ
あるいはシフトアップ入力ＳＵＰの周期あるいは時間中
よりも遥かに早い。番地検出手段はこのように高速にプ
ログラム記憶装置２０の番地を繰り返し指定する。今、
番地指定手段が【が寺点で上記したｍ式を格納したプロ
グラム装置２０の番地を指定したとする。そうすると、
命令コ−ドが読み出され、操作部は命令解読器２１に入
力され、オペランド部はランダムアクセスメモリ２３の
Ｎ番地を指定する。これによって、命令解読器２１は端
子ＳＤＴからシフト指令信号ＳＵＳを出力する。同時に
、ランダムアクセスメモリ２３のＮ番地の内容が第１の
レジスタ２４に格納される。この時点では、入力回路１
２の入力端子１，ｏにシリアル信号ＳＴが加わっていな
いので、第６図ａより変換回路２６から出力される情報
の各ビットはすべて論理的に“０”となり、この情報は
ランダムアクセスメモリ２３のＮ番地に格納される。続
いて、■式がプログラム記憶装置２３から読み出される
と、このＮ番地に格納された情報は第１のレジスタ２４
に格納される。この式はシフトアップ命令であり、入力
端子１２ｏにシフトアップ信号ＳＵＰが加わっているこ
とから、論理演算処理装置２２の出力情報ＣＯは論理的
に“１”となり、シフトアップ操作信号検出情報Ｍｏの
以前の状態が論理的に“０”であることから、シフトア
ップ操作信号検出回路２５は論理的に“１”のシフトア
ップ操作信号ＳＵＳを出力する。したがって、第６図ｂ
より、変換回路２６の出力は、シフトアップ信号検出用
情報Ｍｏが論理的に“１”、その他は論理的に“０”と
なる。以後、シフトアップ信号ＳＵＰが入力端子１，ｏ
に加わっている限り、Ｎ番地に格納された情報に変化は
ない。次に、ｔ，時点で‘１｝式がプログラム記憶装置
２０から読み出されると、この式はシフト命令ＳＤであ
り、入力端子１，。にシリアル入力ＳＩが加わっていな
いことから、第６図ａより、シフトアップ操作検出用情
報Ｍｏが論理的に“１”となり、その他は論理的に“０
”となる。続いて、‘２ー式が読み出されると、出力情
報ＣＯが論理的に“０”となることから、変換回路２６
の出力情報はすべて論理的に“０”となる。以後、シフ
ト命令ＳＤ、シフトアップ命令ＳＵが実行されても、シ
リアル信号ＳＩ、シフトアップ信号ＳＵＰに変化がない
限り、ランダムアクセスメモリ２３のＮ番地の情報内容
に変化はない。次に、ｔ２時点で‘１｝式が読み出され
ると、この時点では、シリアル信号ＳＩが入力端子１，
ｏに加わり、論理演算処理装置２２の出力情報ＣＯは論
理的に“１”となる。変換回路２６の出力情報は、第６
図ａよりシリアル入力情報Ｍｏが論理的に“１”、その
他はすべて論理的に“０”となる。続いて、■式が読み
出されると、入力端子１２ｏにシフトアップ入力ＳＵＳ
が加わっていることから、論理演算処理装置２２の出力
情報が論理的に“１”となる。シフトアップ操作信号検
出情報Ｍｏの以前の状態が論理的に“０”であることか
ら、シフトアップ操作信号出力判定回路２５はシフトア
ップ操作信号ＳＨＳを出力する。したがって、第６図ｂ
より、シフト情報Ｄｏ，Ｄ，．Ｄ２，…，Ｄｎ‐，のビ
ット○，は論理的に“１”となり、シフトアップ操作信
号検出用情報Ｍｏとシリアル入力情報Ｍ，とは論理的に
“１”となる。以下、第１０図に示すように、時間の経
過に従がいシリアル入力ＳＩはシフトアップ信号ＳＨＳ
が加わるし，ｔ６，ｔ８時点で順次シフトされる。そし
て、上述の例でランダムアクセスメモリ２３のＮ番地に
割り当てたシフトレジスタの３ビット目を出力したい場
合には、プログラム記憶装置２０に予め出力命令を格納
し、この命令によりＮ番地の出力情報を指定して、この
内容をたとえば図示のように論理演算処理装置２２を通
して予め指定した出力回路１２の所定番地に送る。そし
て、この信号を出力端子から、たとえば第１図の例の降
し口開閉装置に印加して開閉制御するようにする。以上
、実施例は説明の便宜上、ランダムアクセスメモリ２３
の１つの番地Ｎに対して説明したが、ランダムアクセス
メモリ２２の複数の番地をそれぞれ各レジスタとして割
り付け、各番地に対してのシリァル入力を構成する外部
機器、シフトアップ入力を構成する外部機器をそれぞれ
決定しておけば、このシフトレジスタ装置は複数のレジ
スタ装置として作用する。

また、実施例はランダムアクセスメモリ２２の各番地に
出力情報Ｍ２を格納する領域を設置してあるが、出力に
際し該当番地と該当ビットを指定するようにすれば、こ
の領域は省略してもよい。さらに、実施例の説明は、‘
１）式、‘２｝式のようにその左辺は入力回路１２の特
定の端子に接続した入力機器の論理状態を入力するよう
にした場合について説明したが、これは複数の入力機器
の論理状態を予め定めた論理式で論理演算し、その結果
でシリアル入力およびシフトアップ入力を決定するよう
にしてもよい。すなわち‘１｝式、■式の左辺は論理代
数式であってもよく、それは従来技術で充分実現可能で
ある。さらにまた、ランダムアクセスメモリ２３とプロ
グラム記憶装置２川ま別々に設けてあるが、プログラム
記憶装置２０の一部をランダムアクセスメモリ２３とし
て使用してもよい。ち父上の説明から明らかなように、
本発明によればランダムアクセスメモリの各番地のそれ
ぞれをシフトレジスタとして使用できるため、ブログラ
ム記憶装置内にランダムアクセスメモリの番地を指定し
、この番地に割り付けたシフトレジスタを操作する命令
コードを格納するという簡単な操作でシフトレジスタを
増設でき、増設に対し配線、設置等の工数が不要となる
効果を有する。

また、プログラム記憶装置から入出力回路を介すること
なく、直接制御できるためシーケンスコントローラの入
出力回路の使用を必要最小限にすることができ、高価な
入出力回路を有効利用できる。さらに、本発明装置はシ
フト命令、シフトアップ命令という簡単な命令で作動で
きるため、プログラムが簡略化でき、プログラム記憶装
置の少ないワード数で制御操作を可能にできることから
、プログラム記憶装置を有効活用でき、より多くの制御
プログラムを格納でき、より幅の広い制御が可能となる
効果を有する。

【図面の簡単な説明】

第１図は物品の仕分け装置にシフトレジスタを使用した
列を示す概略図、第２図は第１図に示したシフトレジス
タの記憶内容の変化する過程を示した状態変化図、第３
図はシーケンスコントローラにシフトレジスタを外部設
置した場合の一例を示す概略図、第４図は本発明の一実
施例を示すブロック結線図、第５図はランダムアクセス
メモリのワードの構成を示した図、第６図は変換回路２
６の出力情報がこれに入力される情報、信号の組み合せ
によってどのように変換されるかを示した図、第７図お
よび第８図はシフタ３０の構成例を示した図、第９図は
本発明実施例の動作を説明するため、シリアル入力ＳＩ
とシフトアップ入力ＳＵＰとシフト命令、シフトアップ
命令の実行周期との関係を示したタイムチャート、第１
０図は第９図の時点ｔｏ，ｔ，，；ｔ２，・・・，ｔ８
での命令実行完了後、変換回路２６の出力情報の状態変
化を示した図である。 １２・…・・入力回路、１３・…・・出力回路、２０…
・・・プログラム記憶装置、２１・・・・・・命令解読
器、２２・・・・・・第２のレジスタを兼用した論理演
算処理装置、２３……ランダムアクセスメモリ、２４…
…第１のレジスタ、２５・・・・・・シフトアップ操作
信号出力判定器、２６…・・・変換回路、Ｍ・…・・シ
フトアップ操作信号検出情報、Ｍ．・・・・・・シリア
ル入力情報、Ｄｏ，Ｄ，，Ｄ２，・・・，Ｄｎ‐．・・
・・・・シフト情報。 瀞／図瀞２図 発ｊ図 策７図 第６図 第４図 弟づ図 第５図 弟チ図 弟ノク図

Claims (1)

【特許請求の範囲】
1. １ プログラム記憶装置の複数の番地に格納した命令コ
   ードを順次読み出し、論理演算処理装置に前記命令コー
   ドのオペランド部で指定した入出力回路の論理状態を順
   次入力し、命令コードの操作部で指定した論理演算を順
   次実行させ、論理演算結果を該当する出力回路に格納し
   、この出力回路の内容で対応する制御対象を制御するよ
   うにしたシーケンスコントローラにおいて、各番地にシ
   フト情報とシフトアツプ操作信号検出情報とシリアル入
   力情報とを格納する領域を備え操作部にシフト命令ある
   いはシフトアツプ命令を有する命令コードのオペランド
   部で指定された番地の内容を出力するランダムアクセス
   メモリと、このランダムアクセスメモリから出力された
   内容を一時記憶して出力する第１のレジスタと、命令コ
   ードの操作部を入力し、これがシフト命令であればシフ
   ト指令信号を出力しシフトアツプ命令であればシフトア
   ツプ指命信号を出力する命令解読器と、シフト命令実行
   時にシリアル信号入力手段を構成する外部機器の論理状
   態を一時記憶して出力しシフトアツプ命令実行時にシフ
   トアツプ信号入力手段を構成する外部機器の論理状態を
   一時記憶して出力する第２のレジスタと、前記第１のレ
   ジスタの出力のうちシフトアツプ操作信号検出情報と前
   記第２のレジスタの出力情報とを入力し前記解読器がシ
   フトアツプ指命信号を出力することによつて、これら両
   入力を突き合せ、これら両入力の間に論理状態の変化が
   あり、しかも前記第２のレジスタの出力がシフトアツプ
   信号を出力した論理状態にあるときのみシフトアツプ操
   作信号を出力するシフトアツプ操作信号出力判定器と、
   前記シフト指令信号と前記シフトアツプ指令信号と前記
   シフトアツプ操作信号と前記第２のレジスタの出力情報
   とシフト命令実行の際命令コードのオペランド部で指定
   された番地内のシフト情報の任意のビツトを指定するビ
   ツト指定情報とを入力し、これらの入力によつて前記第
   １のレジスタの記憶内容を交換し前記ランダムアクセス
   メモリの所定番地に格納し得るよう出力する交換回路と
   を具備し、前記変換回路はシフト指令信号を受けること
   によつて、前記第２のレジスタの出力をシリアル入力情
   報とし、シフト情報とシフトアツプ操作信号検出情報と
   はそのままにして出力し、シフトアツプ指命信号を受け
   しかもシフトアツプ操作信号を受けることによつて、シ
   フト情報はシリアル入力情報でシフトした情報をシフト
   情報とし、前記第２のレジスタの出力をシフトアツプ操
   作信号検出用情報とし、シリアル入力情報はそのままに
   して出力し、シフトアツプ指令信号を受けシフトアツプ
   操作信号を受けないときには、前記第２のレジスタの出
   力情報をシフトアツプ操作信号検出情報とし、シリアル
   情報とシフト情報とはそのままにして出力するようにし
   て成るシーケンスコントローラのシフトレジスタ装置。