JPS6032982B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JPS6032982B2 JPS6032982B2 JP52102707A JP10270777A JPS6032982B2 JP S6032982 B2 JPS6032982 B2 JP S6032982B2 JP 52102707 A JP52102707 A JP 52102707A JP 10270777 A JP10270777 A JP 10270777A JP S6032982 B2 JPS6032982 B2 JP S6032982B2
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- JP
- Japan
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- area
- semiconductor memory
- manufacturing
- information charges
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Weting (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
（１〕発明の利用分野
本発明は、高集積化が容易で、素子特性のバラッキが小
さく、しかもその構造が簡単な半導体メモリの製造方法
に関するものである。
さく、しかもその構造が簡単な半導体メモリの製造方法
に関するものである。
｛２ｌ 従来技術
半導体メモリの高集積化にともない、記憶領域上の電極
と転送領域上の電極とを少なくとも一部重ね合わせる構
造が取られようとしている。
と転送領域上の電極とを少なくとも一部重ね合わせる構
造が取られようとしている。
そのために、それぞれの電極を加工する際、合わせ精度
に起因して、転送領域のチャネル長にバラッキが発生す
る。さらに多層に電極を重ね合わせていくために、段差
の増大が著しくなり、配線に断線が生ずるなど、加工上
新たな問題点が発生している。更に、安定化膜のエッチ
に関する技術が、特公昭４４−２３５３び号公報に開示
されている。
に起因して、転送領域のチャネル長にバラッキが発生す
る。さらに多層に電極を重ね合わせていくために、段差
の増大が著しくなり、配線に断線が生ずるなど、加工上
新たな問題点が発生している。更に、安定化膜のエッチ
に関する技術が、特公昭４４−２３５３び号公報に開示
されている。
（３’発明の目的本発明は、前記の欠点を除くためにな
されたもので、転送領域のチャネル長バラッキを排除し
、電極配線の多層化をおこなわず、高集積化が可能な半
導体メモリの製造方法を提供することを目的とする。■
発明の総括説明 本発明が提供する半導体メモリの製造方法において、と
くに本発明を可能ならしめた技術として２点存在する。
されたもので、転送領域のチャネル長バラッキを排除し
、電極配線の多層化をおこなわず、高集積化が可能な半
導体メモリの製造方法を提供することを目的とする。■
発明の総括説明 本発明が提供する半導体メモリの製造方法において、と
くに本発明を可能ならしめた技術として２点存在する。
一つは、サイド・エッチング技術によって転送領域部を
形成する。さらに他の一つは、比較的低温の湿式熱酸化
をおこない、記憶領域、転送領域およびデータ線領域と
ワード線間の層間絶縁膜を、それぞれ膜厚が異なるよう
にしかも同時に形成する技術である。上記サイド・エッ
チングを可能にする手段として、記憶領域上電極の上部
をエッチングによって削減されないため、上記電極部材
に〈らべて、エッチング速度の４・さし、部村によって
上部を覆っておく必要がある。
形成する。さらに他の一つは、比較的低温の湿式熱酸化
をおこない、記憶領域、転送領域およびデータ線領域と
ワード線間の層間絶縁膜を、それぞれ膜厚が異なるよう
にしかも同時に形成する技術である。上記サイド・エッ
チングを可能にする手段として、記憶領域上電極の上部
をエッチングによって削減されないため、上記電極部材
に〈らべて、エッチング速度の４・さし、部村によって
上部を覆っておく必要がある。
電極部材としては、多結晶シリコン、エッチング速度の
小さい都材としては、ＣＶＤ（ＣｈｅｍｉｃａそＶａｐ
ｏｒＤｅｐｏｓｉｔｉｏｎ）膜のシリコン酸化膜あるい
はシリコン窒化膜などが有効である。また、ヱツチング
にはプラズマ・エッチング技術を用いることが有効であ
る。上記層間絶縁膜を、異なる領域でそれぞれ膜厚が異
なるように形成する手段として、比較的低温の湿式熱酸
化法が上げられる。
小さい都材としては、ＣＶＤ（ＣｈｅｍｉｃａそＶａｐ
ｏｒＤｅｐｏｓｉｔｉｏｎ）膜のシリコン酸化膜あるい
はシリコン窒化膜などが有効である。また、ヱツチング
にはプラズマ・エッチング技術を用いることが有効であ
る。上記層間絶縁膜を、異なる領域でそれぞれ膜厚が異
なるように形成する手段として、比較的低温の湿式熱酸
化法が上げられる。
このとき、記憶電極が高濃度に不純物がドープされた多
結晶シリコンであり、データ線領域が基板と反対導電型
の不純物が高濃度にドープされて形成されていることが
有効である。低温湿式熱酸化では、酸化速度に極めて顕
著な不純物濃度依存性があり、それぞれ異なる領域上に
形成される層間酸化膜の膜厚を異なるように形成するこ
とができる。なお、転送領域上の酸化膜は低温湿式熱酸
化で形成されるため、素子動作の安定性の面で問題が発
生する可能性もある。その対策としては、転送領域上の
みの低温湿式熱酸化膜を除去し、その後で、高温乾式熱
酸化で質の高い絶縁膜を転送領域上に形成することが有
効である。■ 実施例 以下、本発明を実施例を参照して詳細に説明する。
結晶シリコンであり、データ線領域が基板と反対導電型
の不純物が高濃度にドープされて形成されていることが
有効である。低温湿式熱酸化では、酸化速度に極めて顕
著な不純物濃度依存性があり、それぞれ異なる領域上に
形成される層間酸化膜の膜厚を異なるように形成するこ
とができる。なお、転送領域上の酸化膜は低温湿式熱酸
化で形成されるため、素子動作の安定性の面で問題が発
生する可能性もある。その対策としては、転送領域上の
みの低温湿式熱酸化膜を除去し、その後で、高温乾式熱
酸化で質の高い絶縁膜を転送領域上に形成することが有
効である。■ 実施例 以下、本発明を実施例を参照して詳細に説明する。
なお以下の説明ではｐ型半導体ウェハについて説明する
が、ｎ型半導体ウェハでもよいことは言うまでもない。
また本発明の精神を逸脱することなく種々の変形が有り
得ることも注意されねばならない。第１図は、本発明の
製造方法によって形成された半導体メモリを示した平面
図である。
が、ｎ型半導体ウェハでもよいことは言うまでもない。
また本発明の精神を逸脱することなく種々の変形が有り
得ることも注意されねばならない。第１図は、本発明の
製造方法によって形成された半導体メモリを示した平面
図である。
１は記憶領域、２はデータ線領域、３は記憶領域上を覆
う電極、４は転送領域部で、この斜線で示した部分はサ
イド・エッチングによって電極３が除去される領域、５
はワード線を示す。
う電極、４は転送領域部で、この斜線で示した部分はサ
イド・エッチングによって電極３が除去される領域、５
はワード線を示す。
第２図は、第１図におけるＡＡ′部の断面を示す。
６はｐ型（１００）面で１０Ｑ・弧の半導体ウェハ、７
−１および７一２は、それぞれアイソレーション用およ
びデータ線領域を形成する厚さ１仏ｍのフィールド酸化
膜、１１は記憶領域の厚さ５瓜ｍの酸化膜、３は記憶領
域を覆う厚さ０．４〃ｍの不純物リンが高濃度にドープ
された多結晶シリコン、１３一１および１３−２は深さ
０．４仏ｍの不純物ヒ素が高濃度に注入されたデータ線
領域、１２は転送領域で情報電荷の出し入れがおこなわ
れるチャネル部、５はワード線を示しＡク材料から成る
。
−１および７一２は、それぞれアイソレーション用およ
びデータ線領域を形成する厚さ１仏ｍのフィールド酸化
膜、１１は記憶領域の厚さ５瓜ｍの酸化膜、３は記憶領
域を覆う厚さ０．４〃ｍの不純物リンが高濃度にドープ
された多結晶シリコン、１３一１および１３−２は深さ
０．４仏ｍの不純物ヒ素が高濃度に注入されたデータ線
領域、１２は転送領域で情報電荷の出し入れがおこなわ
れるチャネル部、５はワード線を示しＡク材料から成る
。
また、８，９および１０−１，１０−２はそれぞれチャ
ネル部１２、多結晶シリコン３およびデータ線１３ーー
，１３−２と、ワード線５との間の層間酸化膜を示す。
以下第３図と第２図を用いて、本発明が提供するところ
の半導体メモリの製造方法について述べる。
ネル部１２、多結晶シリコン３およびデータ線１３ーー
，１３−２と、ワード線５との間の層間酸化膜を示す。
以下第３図と第２図を用いて、本発明が提供するところ
の半導体メモリの製造方法について述べる。
第３図のａは、半導体ゥェハ６上に選択酸化法によって
、１０００００，６時間の湿式熱酸化でフィールド酸化
膜７−１および７一２を形成した後、ｌｏｏｏ。
、１０００００，６時間の湿式熱酸化でフィールド酸化
膜７−１および７一２を形成した後、ｌｏｏｏ。
０，５扮ごの乾式熱酸化によって酸化膜１ １を形成し
たところまでを示す。
たところまでを示す。
第３図のｂは、つづいて全面に、多結晶シリコン３を厚
さ０．４２〆ｍだけＣＶＤ法によって形成した後、ＰＯ
Ｃ夕３ 雰囲気中で、１０００ｏｏ，３０分間にわたっ
て高濃度に不純物利ンを多結晶シリコン３中にドープし
た後、７５０ｑｏ，６■ご間の糠式熱酸化で厚さ１０仇
ｍの多結晶シリコン熱酸化膜１４を形成した後、厚さ２
０ｍｍのシリコン窒化膜１ ５をＣＶＤ法によって形成
した後、通常の写真蝕刻技術によってシリコン窒化膿１
５、酸化膜１４および多結晶シリコン３を加工し、この
加工後のシリコン窒化膜１５とフィールド酸化膜７一１
および７一２をマスクにして、ワード線領域１３−１お
よび１３−２をイオン打ち込み法によって形成したとこ
ろまでを示す。
さ０．４２〆ｍだけＣＶＤ法によって形成した後、ＰＯ
Ｃ夕３ 雰囲気中で、１０００ｏｏ，３０分間にわたっ
て高濃度に不純物利ンを多結晶シリコン３中にドープし
た後、７５０ｑｏ，６■ご間の糠式熱酸化で厚さ１０仇
ｍの多結晶シリコン熱酸化膜１４を形成した後、厚さ２
０ｍｍのシリコン窒化膜１ ５をＣＶＤ法によって形成
した後、通常の写真蝕刻技術によってシリコン窒化膿１
５、酸化膜１４および多結晶シリコン３を加工し、この
加工後のシリコン窒化膜１５とフィールド酸化膜７一１
および７一２をマスクにして、ワード線領域１３−１お
よび１３−２をイオン打ち込み法によって形成したとこ
ろまでを示す。
このときイオン打ち込みでは、ヒ素を１５０ｋｅＶの打
ち込みェネルギで１×１び６伽‐２だけドープした。第
３図のｃは、つづいてホトレジスト膜１６を塗布し、サ
イド・エッチング部を開□した後、プラズマ・エッチン
グ技術によって多結晶シリコン３を転送領域部１２上か
ら除去したところまでを示す。
ち込みェネルギで１×１び６伽‐２だけドープした。第
３図のｃは、つづいてホトレジスト膜１６を塗布し、サ
イド・エッチング部を開□した後、プラズマ・エッチン
グ技術によって多結晶シリコン３を転送領域部１２上か
ら除去したところまでを示す。
第４図のｄは、つづいてホトレジスト膜１６、シリコン
窒化膜１５、酸化膜１４、および転送領城１２とデータ
線領域１３−１および１３−２上の酸化膜１１を除去し
たところまでを示す。
窒化膜１５、酸化膜１４、および転送領城１２とデータ
線領域１３−１および１３−２上の酸化膜１１を除去し
たところまでを示す。
以下の工程は第２図を用いて説明する。７５０ｏｏの湿
潤雰囲中で６時間熱酸化をおこない、転送領域１２上に
厚さ５ｍｍの酸化膜８、多結晶シリコン３上に厚さ３６
仇ｍの酸化膜９、およびデータ線領域１３一１および１
３一２上にそれぞれ厚さ２４仇ｍの酸化膜１０−１およ
び１０一２を形成した後、ワード線５をＡク蒸着法によ
って厚さ８０仇ｍで形成した。
潤雰囲中で６時間熱酸化をおこない、転送領域１２上に
厚さ５ｍｍの酸化膜８、多結晶シリコン３上に厚さ３６
仇ｍの酸化膜９、およびデータ線領域１３一１および１
３一２上にそれぞれ厚さ２４仇ｍの酸化膜１０−１およ
び１０一２を形成した後、ワード線５をＡク蒸着法によ
って厚さ８０仇ｍで形成した。
ワード線の形成には不純物を多量にドノプした多結晶シ
リコンを用いることも可能である。しかしこのとき金属
材料に〈らべて抵抗が高くなるため、メモリのアクセス
時間が大きくなることになる。ただし多結晶シリコンを
ワード線に用いたときこの高抵抗化を防ぐには、ワード
線を多結晶シリコンと金属材料たとえばＡぞとの重ね合
わせで形成することが有効である。あるいはワード線の
高抵抗化を防ぐには、転送領域上を多結晶シリコンで形
成し、接触孔を通して、Ａそで形成したワード線と電気
的に接続することもできる。第４図に、７５０００の湿
潤酸化雰囲気中での酸化膜厚を酸化時間との関係を示す
。第４図中のＢは半導体ウェハ、Ｃは半導体ウェハ表面
にヒ素が１×１び６ｃｍ‐２だけ注入されているときの
表面、およびＤは高濃度に不純物リンがドープされてい
るときの多結晶シリコンがそれぞれ酸化されたときの酸
化膜厚と酸化時間の関係を示している。なお、転送領域
上の多結晶シリコンを除去する方法としてサイド・エッ
チングの他に、エッチング部のみを閉口したホト・レジ
ストを塗布して、通常のエッチング速度を用いることも
できる。
リコンを用いることも可能である。しかしこのとき金属
材料に〈らべて抵抗が高くなるため、メモリのアクセス
時間が大きくなることになる。ただし多結晶シリコンを
ワード線に用いたときこの高抵抗化を防ぐには、ワード
線を多結晶シリコンと金属材料たとえばＡぞとの重ね合
わせで形成することが有効である。あるいはワード線の
高抵抗化を防ぐには、転送領域上を多結晶シリコンで形
成し、接触孔を通して、Ａそで形成したワード線と電気
的に接続することもできる。第４図に、７５０００の湿
潤酸化雰囲気中での酸化膜厚を酸化時間との関係を示す
。第４図中のＢは半導体ウェハ、Ｃは半導体ウェハ表面
にヒ素が１×１び６ｃｍ‐２だけ注入されているときの
表面、およびＤは高濃度に不純物リンがドープされてい
るときの多結晶シリコンがそれぞれ酸化されたときの酸
化膜厚と酸化時間の関係を示している。なお、転送領域
上の多結晶シリコンを除去する方法としてサイド・エッ
チングの他に、エッチング部のみを閉口したホト・レジ
ストを塗布して、通常のエッチング速度を用いることも
できる。
その際、サイド・エッチング工程に必要としたシリコン
窒化膜１５は必要とせず、工程は簡略化されるが、転送
領域を決めるチャネル長は、マスク合わせ余裕分だけバ
ラつくことになり、チャネル長は意的に決まらなくなる
点が不利である。（６）まとめ 以上説明したごとく本発明によれば、 （ｉ｝ 移送領域部のチャネル長は、サイド・エッチン
グによって決まることになり、２次元的に半導体メモリ
を多数個配列したときに、そのバラッキが従来の２層ポ
リＳＴゲート構造の１．５〃ｍから０．５〃ｍへと３分
の１に減少し、｛ｉｉ） 半導体メモリのユニット・セ
ルの面積が従来の２層ポリＳｉゲート構造の１６０仏で
から、マスク合わせ余裕を取り除いた分だけ面積が減少
し、１４４仏めへと１０％のユニット・セル面積が縮小
化が実現し、‘ｉｉｉ） 従来の２層ポリＳｉゲート構
造から１層ポリＳｉゲート構造が実現し、電極配線の多
層化が阻止され、そのため各配線間の接触孔を形成する
必要性がなくなり、高集積化した半導体メモリの歩蟹り
と信頼性が格段と向上した。
窒化膜１５は必要とせず、工程は簡略化されるが、転送
領域を決めるチャネル長は、マスク合わせ余裕分だけバ
ラつくことになり、チャネル長は意的に決まらなくなる
点が不利である。（６）まとめ 以上説明したごとく本発明によれば、 （ｉ｝ 移送領域部のチャネル長は、サイド・エッチン
グによって決まることになり、２次元的に半導体メモリ
を多数個配列したときに、そのバラッキが従来の２層ポ
リＳＴゲート構造の１．５〃ｍから０．５〃ｍへと３分
の１に減少し、｛ｉｉ） 半導体メモリのユニット・セ
ルの面積が従来の２層ポリＳｉゲート構造の１６０仏で
から、マスク合わせ余裕を取り除いた分だけ面積が減少
し、１４４仏めへと１０％のユニット・セル面積が縮小
化が実現し、‘ｉｉｉ） 従来の２層ポリＳｉゲート構
造から１層ポリＳｉゲート構造が実現し、電極配線の多
層化が阻止され、そのため各配線間の接触孔を形成する
必要性がなくなり、高集積化した半導体メモリの歩蟹り
と信頼性が格段と向上した。
第１図は本発明の製造方法が提供した半導体メモリの平
面図、第２図は半導体メモリの断面図、第３図のａ，ｂ
，ｃおよびｄは本発明の半導体メモリの製造方法を示す
ための断面図、および第４図は、低温湿式酸化時の酸化
膜厚と酸化時間の関係を示す図。 ※／図 弟２図 ※３図 繁４図
面図、第２図は半導体メモリの断面図、第３図のａ，ｂ
，ｃおよびｄは本発明の半導体メモリの製造方法を示す
ための断面図、および第４図は、低温湿式酸化時の酸化
膜厚と酸化時間の関係を示す図。 ※／図 弟２図 ※３図 繁４図
Claims (1)
- １ 一導電型の半導体ウエハの所定の領域に、情報電荷
を蓄積する記憶領域と、上記情報電荷を読み出すための
データ線領域と、上記記憶領域とデータ線領域とにはさ
まれた上記情報電荷の出入れをおこなう転送領域と、上
記情報電荷の出入れを制御するワード線が上記転送領域
上を通過するように設けられた半導体メモリの製造方法
において、上記転送領域のチヤネル長を自己整合的に決
めるために、上記記憶領域上の電極部材を上記転送領域
上まで形成し、そののち、上記電極部材上に、上記電極
部材にくらべてエツチング速度の小さい別種部材を形成
しておき、上記データ線領域に上記半導体ウエハと反対
導電型の不純物を注入した後、上記転送領域上の上記電
極部材をサイド・エツチングによつて除去することを特
徴とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52102707A JPS6032982B2 (ja) | 1977-08-29 | 1977-08-29 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52102707A JPS6032982B2 (ja) | 1977-08-29 | 1977-08-29 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5437482A JPS5437482A (en) | 1979-03-19 |
| JPS6032982B2 true JPS6032982B2 (ja) | 1985-07-31 |
Family
ID=14334731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52102707A Expired JPS6032982B2 (ja) | 1977-08-29 | 1977-08-29 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032982B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4345364A (en) * | 1980-04-07 | 1982-08-24 | Texas Instruments Incorporated | Method of making a dynamic memory array |
-
1977
- 1977-08-29 JP JP52102707A patent/JPS6032982B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5437482A (en) | 1979-03-19 |
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