JPS6034196B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6034196B2 JPS6034196B2 JP53083327A JP8332778A JPS6034196B2 JP S6034196 B2 JPS6034196 B2 JP S6034196B2 JP 53083327 A JP53083327 A JP 53083327A JP 8332778 A JP8332778 A JP 8332778A JP S6034196 B2 JPS6034196 B2 JP S6034196B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- signal
- transistor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000006870 function Effects 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 7
- 230000001052 transient effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000008280 blood Substances 0.000 description 2
- 210000004369 blood Anatomy 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の改良に関し、更に詳述すれば
１個の入力端子に複数の信号を入力させる機能を有せし
め、且つそのうちの一つの機能については雑音信号又は
過渡電圧の入力による誤動作を回避し得るようにして信
頼性を高めた半導体集積回路の入力回路を提案したもの
である。
１個の入力端子に複数の信号を入力させる機能を有せし
め、且つそのうちの一つの機能については雑音信号又は
過渡電圧の入力による誤動作を回避し得るようにして信
頼性を高めた半導体集積回路の入力回路を提案したもの
である。
半導体集積回路の入力信号の中には不揮発性メモリトラ
ンジスタへの書込み信号、あるいは半導体集積回路（以
下ＩＣという）内部のロジックチェックや、誤動作時に
ＩＣの論理状態を初期値にリセットするための信号のよ
うに使用頻度が極めて少し、信号が在る。斯かる信号は
一般に特殊な機能を有している場合が多く、そのためも
あって他の信号にも増して雑音信号等による誤動作を防
止する必要がある。一方、ＩＣにおいては製造工程を簡
単化し、且つサイズの小型化を図るために端子数を可及
的に小とすることが望まれ、‐一般に前述の如き使用頻
度の極めて低い信号の為に特別の端子を設けることは無
駄なことであるとされている。このため従来にあっては
端子を時分割的に用いることとして、一つの端子に複数
の機能を有せしめるという方法が探られてきたが、この
ような方法は誤動作防止上の観点からは有効な方法であ
るとは言い難い。本発明は斯かる事情に鑑みてなされた
ものであって、信号入力端子に接続されたクランプトラ
ンジスタを付加し、低出力インピーダンスの信号源より
の信号のみがクランプ電圧を越える信号を後段の回路に
加え得るようにすることによって、入力端子に複数の機
能を持たせると共に、そのうちの一つの機能については
雑音信号、過度電圧による誤動作を回避して信頼性を高
めたＩＣを提供することを目的とし、以下に本発明をそ
の実施例を示す図面に基いて詳述する。
ンジスタへの書込み信号、あるいは半導体集積回路（以
下ＩＣという）内部のロジックチェックや、誤動作時に
ＩＣの論理状態を初期値にリセットするための信号のよ
うに使用頻度が極めて少し、信号が在る。斯かる信号は
一般に特殊な機能を有している場合が多く、そのためも
あって他の信号にも増して雑音信号等による誤動作を防
止する必要がある。一方、ＩＣにおいては製造工程を簡
単化し、且つサイズの小型化を図るために端子数を可及
的に小とすることが望まれ、‐一般に前述の如き使用頻
度の極めて低い信号の為に特別の端子を設けることは無
駄なことであるとされている。このため従来にあっては
端子を時分割的に用いることとして、一つの端子に複数
の機能を有せしめるという方法が探られてきたが、この
ような方法は誤動作防止上の観点からは有効な方法であ
るとは言い難い。本発明は斯かる事情に鑑みてなされた
ものであって、信号入力端子に接続されたクランプトラ
ンジスタを付加し、低出力インピーダンスの信号源より
の信号のみがクランプ電圧を越える信号を後段の回路に
加え得るようにすることによって、入力端子に複数の機
能を持たせると共に、そのうちの一つの機能については
雑音信号、過度電圧による誤動作を回避して信頼性を高
めたＩＣを提供することを目的とし、以下に本発明をそ
の実施例を示す図面に基いて詳述する。
第１図は本発明に係るＩＣにおける入力回路部分を示し
、第２図イ，口はその動作説明のための波形図である。
、第２図イ，口はその動作説明のための波形図である。
第１図においてＱ，はクラソプトランジスタたるｎチヤ
ンネル・エンハンスメント型のＭＩＳトランジスタであ
って、そのしさし、値電圧をＶｍとする。Ｑ２はＩＣ内
部の論理回路の入力トランジスタである。トランジスタ
Ｑ，のドレイン及びゲートに連なる端子Ｐ．はこのＩＣ
の信号入力端子であり、トランジスタＱ，のソースに連
なる端子Ｐ２はこのＩＣの電源端子に接続され、電源電
圧Ｖｏｏが印加されている。端子Ｐ，に連なるトランジ
スタＱ，のゲート及びドレィンは前記トランジスタＱ２
のゲート電極に接続され、また端子Ｐ３に連なっており
、この端子Ｐ３にはこのＩＣを構成する不揮発性メモリ
トランジスタ又は電圧識別回路が接続されている。而し
て端子Ｐ，には２種類の信号が入力され、その第１種の
入力信号はこのＩＣの基板電位とＶ血との間に信号電圧
の振幅を有し、第２種の入力信号はＶｏｏ＋Ｖｔｈより
も十分高い電圧の信号である。
ンネル・エンハンスメント型のＭＩＳトランジスタであ
って、そのしさし、値電圧をＶｍとする。Ｑ２はＩＣ内
部の論理回路の入力トランジスタである。トランジスタ
Ｑ，のドレイン及びゲートに連なる端子Ｐ．はこのＩＣ
の信号入力端子であり、トランジスタＱ，のソースに連
なる端子Ｐ２はこのＩＣの電源端子に接続され、電源電
圧Ｖｏｏが印加されている。端子Ｐ，に連なるトランジ
スタＱ，のゲート及びドレィンは前記トランジスタＱ２
のゲート電極に接続され、また端子Ｐ３に連なっており
、この端子Ｐ３にはこのＩＣを構成する不揮発性メモリ
トランジスタ又は電圧識別回路が接続されている。而し
て端子Ｐ，には２種類の信号が入力され、その第１種の
入力信号はこのＩＣの基板電位とＶ血との間に信号電圧
の振幅を有し、第２種の入力信号はＶｏｏ＋Ｖｔｈより
も十分高い電圧の信号である。
第１種の入力信号の信号源の出力インピーダンスは高イ
ンピーダンスであってもよいのに対し、第２種の入力信
号の信号源の出力インピーダンスはトランジスタＱ，導
適時の入力インピーダンスより十分低く定めている。換
言すればトランジスタＱ，のオン抵抗を第２種の入力信
号の信号源の出力インピーダンスよりも十分高い値とな
るようにしている。次にこれらの入力信号を端子Ｐ．に
印加した場合における上記本発明回路の動作を説明する
。第２図イは端子Ｐ，に加えられる信号の電圧レベルを
示し、第２図口は端子Ｐ２に流入する電流のレベルをい
ずれも機軸に時間をとって示してあり、Ｔ，は無信号の
期間を、Ｔ２は端子Ｐ，に第１種の入力信号が、またＴ
３は第２種の信号が入力されている期間を示している。
さて、まず第１種の入力信号が端子Ｐ，に加えられた場
合（期間Ｔ２）はトランジスタＱ，はオンすることなく
、この入力信号はそのままトランジスタＱ２に伝えられ
、トランジスタＱ２は所定の動作を行う。
ンピーダンスであってもよいのに対し、第２種の入力信
号の信号源の出力インピーダンスはトランジスタＱ，導
適時の入力インピーダンスより十分低く定めている。換
言すればトランジスタＱ，のオン抵抗を第２種の入力信
号の信号源の出力インピーダンスよりも十分高い値とな
るようにしている。次にこれらの入力信号を端子Ｐ．に
印加した場合における上記本発明回路の動作を説明する
。第２図イは端子Ｐ，に加えられる信号の電圧レベルを
示し、第２図口は端子Ｐ２に流入する電流のレベルをい
ずれも機軸に時間をとって示してあり、Ｔ，は無信号の
期間を、Ｔ２は端子Ｐ，に第１種の入力信号が、またＴ
３は第２種の信号が入力されている期間を示している。
さて、まず第１種の入力信号が端子Ｐ，に加えられた場
合（期間Ｔ２）はトランジスタＱ，はオンすることなく
、この入力信号はそのままトランジスタＱ２に伝えられ
、トランジスタＱ２は所定の動作を行う。
このとき端子Ｐ，から流れ込む電流はトランジスタＱ，
並びにＱ２のゲ一ト及び接合の漏れ電流のみであり、第
２図口に示すように小さいので、前述の如くこの第１種
の入力信号の信号源は高出力インピーダンスであっても
良い。次に第２種の入力信号が端子Ｐ，に加えられた場
合（期間Ｔ３）は、トランジスタＱ，はオンとなり、こ
のために端子Ｐ，から端子Ｐ２に向かって第２図口に示
す如き大きな電流が流れる。
並びにＱ２のゲ一ト及び接合の漏れ電流のみであり、第
２図口に示すように小さいので、前述の如くこの第１種
の入力信号の信号源は高出力インピーダンスであっても
良い。次に第２種の入力信号が端子Ｐ，に加えられた場
合（期間Ｔ３）は、トランジスタＱ，はオンとなり、こ
のために端子Ｐ，から端子Ｐ２に向かって第２図口に示
す如き大きな電流が流れる。
ところがこの第２種の入力信号の信号源の出力インピー
ダンスはトランジスタＱ，のオン抵抗より十分低いので
端子Ｐ，はＶｏｏ＋Ｖｔｈより十分高い電圧に上昇し第
２種の入力信号が有効なものとなる。
ダンスはトランジスタＱ，のオン抵抗より十分低いので
端子Ｐ，はＶｏｏ＋Ｖｔｈより十分高い電圧に上昇し第
２種の入力信号が有効なものとなる。
そして端子Ｐ３に不揮発性メモリトランジスタが接続さ
れている場合において、その書込みしきい値がＶ。。よ
りも高いときは、この第２種の入力信号が加えられた時
にのみ書込みが行われることになり、また端子Ｐ３に電
圧識別回路が接続されている場合において、そのしさし
、値がＶ。Ｄであるときは、この第２種の入力信号が検
出されることになる。なお第２種の入力信号はトランジ
スタＱ２にも伝えられるので第２種の信号の入力は前記
第１種の信号と第２種の信号とを共に入力したことにな
る。さて一方、端子Ｐ，に雑音信号、過渡電圧が入力さ
れた場合は、これらの信号源の出力ィンピ−ダンスは一
般に高いので、これらの入力によりトランジスタＱ，が
オンとなり、端子Ｐ，，Ｐ２間がその導通抵抗で短縮さ
れると、雑音信号、過渡電圧は減衰し、端子Ｐ，がＶＤ
Ｄ＋Ｖｔｈより十分高い電圧とはなり得ず、これら雑音
信号等が第２種の入力信号として端子３に連なる回路に
誤動作を惹起することがない。
れている場合において、その書込みしきい値がＶ。。よ
りも高いときは、この第２種の入力信号が加えられた時
にのみ書込みが行われることになり、また端子Ｐ３に電
圧識別回路が接続されている場合において、そのしさし
、値がＶ。Ｄであるときは、この第２種の入力信号が検
出されることになる。なお第２種の入力信号はトランジ
スタＱ２にも伝えられるので第２種の信号の入力は前記
第１種の信号と第２種の信号とを共に入力したことにな
る。さて一方、端子Ｐ，に雑音信号、過渡電圧が入力さ
れた場合は、これらの信号源の出力ィンピ−ダンスは一
般に高いので、これらの入力によりトランジスタＱ，が
オンとなり、端子Ｐ，，Ｐ２間がその導通抵抗で短縮さ
れると、雑音信号、過渡電圧は減衰し、端子Ｐ，がＶＤ
Ｄ＋Ｖｔｈより十分高い電圧とはなり得ず、これら雑音
信号等が第２種の入力信号として端子３に連なる回路に
誤動作を惹起することがない。
以上のように本発明による場合はＩＣの一つの端子Ｐ，
に複数の信号を入力せしめることが可能になり、且つ前
記第２種の入力信号については雑音信号、過渡電圧の入
力による誤動作を回避し得ることになり、製造工程が簡
単であり、小型化された高信榎度のＩＣを提供すること
が可能となる。
に複数の信号を入力せしめることが可能になり、且つ前
記第２種の入力信号については雑音信号、過渡電圧の入
力による誤動作を回避し得ることになり、製造工程が簡
単であり、小型化された高信榎度のＩＣを提供すること
が可能となる。
なお、上記説明ではトランジスタＱ，をｎチャネルとし
たが、ｐチャネルのものを用いる場合にも極性が反転す
るのみであり本発明を適用し得ることは言うまでもない
。また第１種の入力信号として時分割信号を用い得るこ
とも勿論である。
たが、ｐチャネルのものを用いる場合にも極性が反転す
るのみであり本発明を適用し得ることは言うまでもない
。また第１種の入力信号として時分割信号を用い得るこ
とも勿論である。
図面は本発明の実施例を示すものであって、第１図は本
発明に係るＩＣの入力回路部分を略示する回路図、第２
図イ，口は本発明回路の動作を説明するための波形図で
ある。 Ｑ，，Ｑ２・…”トランジスタ、Ｐ，，Ｐ２，Ｐ３・…
“端子。 第１図 第２図
発明に係るＩＣの入力回路部分を略示する回路図、第２
図イ，口は本発明回路の動作を説明するための波形図で
ある。 Ｑ，，Ｑ２・…”トランジスタ、Ｐ，，Ｐ２，Ｐ３・…
“端子。 第１図 第２図
Claims (1)
- １ 少くとも２種の入力信号を入力すべき端子を備えた
半導体集積回路において、そのゲート及びドレインを前
記端子に接続し、そのソースを所定の電圧としたエンハ
ンスメント型のトランジスタを付加し、該トランジスタ
のオン抵抗を、前記入力信号のうち前記ソースの電圧よ
りも十分高いレベルを有する入力信号の信号源の出力イ
ンピーダンスよりも十分高い値としたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53083327A JPS6034196B2 (ja) | 1978-07-07 | 1978-07-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53083327A JPS6034196B2 (ja) | 1978-07-07 | 1978-07-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5512515A JPS5512515A (en) | 1980-01-29 |
| JPS6034196B2 true JPS6034196B2 (ja) | 1985-08-07 |
Family
ID=13799325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53083327A Expired JPS6034196B2 (ja) | 1978-07-07 | 1978-07-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034196B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140000A (ja) * | 1984-12-10 | 1986-06-27 | Nec Corp | プログラマブル読出し専用メモリ |
-
1978
- 1978-07-07 JP JP53083327A patent/JPS6034196B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5512515A (en) | 1980-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940001251B1 (ko) | 전압 제어회로 | |
| JP2723278B2 (ja) | ハイキャパシタンス線プログラミング用デコーダ・ドライバ回路 | |
| US4893275A (en) | High voltage switching circuit in a nonvolatile memory | |
| JPS5827915B2 (ja) | リセット回路 | |
| JPH08242164A (ja) | モード設定回路 | |
| JPS61277227A (ja) | 高電圧絶縁回路 | |
| JPS60153223A (ja) | 入力バツフア回路 | |
| JPH0216062B2 (ja) | ||
| JPS5928986B2 (ja) | 半導体集積回路 | |
| JPS6034196B2 (ja) | 半導体集積回路 | |
| JPH06196989A (ja) | パワーオン・リセット回路 | |
| JPS62159910A (ja) | 半導体集積回路 | |
| KR970003257A (ko) | 반도체 메모리 장치 | |
| JPH0322735B2 (ja) | ||
| JP2544796B2 (ja) | 半導体集積回路装置の入力回路 | |
| JPS6182532A (ja) | インバ−タ回路 | |
| JPH03295315A (ja) | ダイナミック論理ゲート | |
| JPH03148877A (ja) | フローティングゲート型メモリー素子 | |
| JPH04165709A (ja) | Ｒｓフリップフロップ回路 | |
| JPH0231896B2 (ja) | ||
| KR0134487Y1 (ko) | 반도체 집적 회로 장치 | |
| JPH0559520B2 (ja) | ||
| JPH083958B2 (ja) | ダイナミツクｒａｍのセンスアンプのドライブ装置 | |
| JPH036664B2 (ja) | ||
| JPH0695132B2 (ja) | テスト信号発生回路 |