JPS6035862B2 - タイミング抽出回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＰＣＭ（パルス符号変調）信号中継器におけ
るタイミング抽出回路に関するものである。

ＰＣＭ信号中継器におけるタイミング抽出回路は、ＰＣ
Ｍ信号入力から、それに含まれるビットタイミング成分
を抽出し、このビットタイミングに基づき、ＰＣＭ中継
器にＰＣＭ信号の再生・送出を行わしめなければならな
い。

第１図は、従来のタイミング抽出回路の一例のフロツク
図である。

この従来回路は、ＰＣＭ信号入力ＩＮのビットタイミン
グ成分に係る微分波形を両波整流回路ＲＥＣによって両
波整流し、これを共振回路ＲＳＮへ入力する。

共振回路ＲＳＭま、その微分波形（ビットタイミング成
分）に基づいて共振出力を送出するが、符号パタンに応
じて、ＰＣＭ信号入力ＩＮ中に多少のビットタイミング
成分の欠落があっても、その共振作用によって補い、連
続したビットタイミング成分を出力する。

リミッタ増幅器ＬＡＭＰは、これをフェーズロックルー
プ回路ＰＬＬへ入力し、再生タイミング信号出力ＯＵＴ
を送出せしめる。

このフェーズロックループ回路ＰＬＬは、必ずしも必要
ではないが、共振回路ＲＳＮのビットタイミング欠落補
充能力には、限度があるので（通常、高々、８ビット分
位まで）、これを更に補うために付加されるものである
。

このような従来回路は、その共振回路ＲＳＭこ非常に高
精度、高安定なィンダクタとコンデンサを必要とするも
ので．装置が大形となり、経済的でなく、また装置のＩ
Ｃ化に対しても大きなネックとなっていた。

本発明の目的は、上記した従来技術の欠点をなくし、経
済的で、かつ、ＩＣ化可能なタイミング抽出回路を提供
することにある。

本発明に係るタイミング抽出回路の構成は、フェーズロ
ックループを構成するループフィル夕の入力側に、積分
回路とサンプルホールド回路とで構成され、信号入力の
ビットタイミング成分により作動し、所望数の該ビット
タイミング成分の欠落を補いうる所定の保持特性を有す
る位相情報保持回路を付加することにより、該フェーズ
ロックループの発振出力を所望の再生タイミング信号出
力として送出しうるようにしたものである。

以下、本発明の実施例を図面に従って説明する。第２図
は、本発明に係るタイミング抽出回路の一実施例のブロ
ック図、第３図は、そのタイムチャートである。

ここで、１は、ＰＣＭ信号入力ＩＮ（たとえば、零戻り
形のＲＺ−ＰＣＭ信号入力）の立上りを検出する微分回
路、２は、セット・リセット形のフリップフロップ、３
は、位相情報保持回路に係る積分回路、４は、同サンプ
ルホールド回路、５は、ループフィル夕、６は、電圧制
御発振器、７は、電圧制御発振器６の出力波形の立上り
を検出する微分回路である。なお、第３図におけるａ〜
ｇは、第２図に記入したａ〜ｇ点の信号波形である。

まず「微分回路１は、ＰＣＭ信号入力ＩＮ（信号波形ａ
）、たとえば、データ“１１０１１…・・・”の各立上
りを検出してパルスを送出する（信号波形ｂ）。

フリツプフロツプ２は、このパルスをセット端子Ｓで受
け、また、電圧制御発振器６の出力信号波形ｃの立上り
を検出する微分回路７の出力信号波形ｄのパルスをリセ
ット端子Ｒで受け、これらのパルスの位相比較を行う。

すなわち、信号波形ｂのパルスがセット端子Ｓへ入力さ
れるとフリツプフロツプ２の出力端子Ｑが高レベルとな
り、信号波形ｄのパルスがリセット端子Ｒへ入力される
と出力端子Ｑが低レベルとなるので、出力端子Ｑの高レ
ベル期間は、上記位相差となる。積分回路３は、フリツ
プフロップ２の出力端子Ｑが高レベルになると、そのス
イッチＳＷＡを閉じさせ、信号波形ｂのパルスを遅延回
路７によって所定時間遅らせ、その出力パルスにより、
一瞬、スイッチＳＷＢを閉じ、コンデンサＣを放電して
前の積分値をキャンセルする。

この積分値のキャンセルが終ると、新たに、スイッチＳ
ＷＡを通してコンデンサＣに充電が行われ、積分が開始
され、積分出力（信号波形ｆ）が送出される。

その後、信号波形ｄのパルスがフリップフロッブ２のリ
セット端子Ｒに入力されると、フリツプフロッブ２がリ
セットされ、出力端子Ｑが低レベルになるので、スイッ
チＳＷＡが開き、積分は終了する。

・その時の積分値Ｖｏは、信号波形ｂ，ｄのパルス
の位相差◇に比例したものが得られる。

一方、サンプルホ−ルド回路４は、信号波形ｂのパルス
により、サンプルホールド回路４のスイッチＳＷＣが閉
じたとき、そのパルスごとに積分回路３の出力（信号波
形ｆ）をサンプルホールドしている。

すなわち、その出力信号波形は、信号波形ｇに示すごと
く、信号波形ｂの各微分パルスによってサンプルホール
ドされる（信号波形ｇにおいて、破線のごとき位置で積
分出力値のパルスが印加される）ので、実線のごとく所
定の一定値のものとなる。

これは、たとえば、第３番目のデータ“０”のビット期
間のごとく、信号波形ｂに微分パルスが得られなくても
、サンプルホールド回路４の所定の保持特性の範囲内に
おいて、ビットタイミング成分の欠落を補っているから
である。

このサンプルホールド回路４の出力は、ループフィル夕
５を経由して電圧制御発振器６へ帰還され、位相同期ル
ープ（フェーズロックループ）を構成することになる。

以上により、ビットタイミング成分の欠落を簡単な構成
の回路を付加することで無くすことができるものである
。したがって、電圧制御発振器６は、ＰＣＭ信号入力Ｉ
Ｎのクロック周波数（ビットレィト）に同期した出力（
信号波形ｃ）を送出する。

これは、すなわち、再生タイミング信号出力ＯＵＴとな
る。

このように、積分回路３とサンプルホールド回路４から
なる位相情報保持回路をフェーズロックループの一部に
挿入することにより、その保持特性の範囲内でビットタ
イミング成分の欠落を補うことができる。

上記実施例において、電圧制御発振器６に分周回路また
は逓倍回路を付加すれば、ＰＣＭ信号入力のクロック周
波数を分周または逓倍した周波数の再生タイミング信号
出力ＯＵＴが得られることは明らかである。

以上、詳細に説明したように、本発明によれば高精度、
高安定のィンダクタとコンデンサを必要とせず、殆ど、
ディジタル的な回路で済むので、タイミング抽出回路の
経済化、ＩＣ化のネック解消に顕著な効果が得られる。

図面の簡単な説明第１図は、従来のタイミング抽出回路
の一例のブロック図、第２図は、本発明に係るタイミン
グ抽出回路の一実施例のブロック図、第３図は、そのタ
イムチャートである。

１，７・・・・・・微分回路、２・・・・・・フリップ
フロップ、３・・・・・・積分回路、４・・・・・・サ
ンプルホールド回路、５・・・・・・ループフィル夕、
６・・・・・・電圧制御発振器。

第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １ フエーズロツクループを構成するループフイルタの
   入力側に、積分回路とサンプルホールド回路とで構成さ
   れ、信号入力のビツトタイミング成分により作動し、所
   望数の該ビツトタイミング成分の欠落を補いうる所定の
   保持特性を有する位相情報保持回路を付加することによ
   り、該フエーズロツクループの発振出力を所望の再生タ
   イミング信号出力として送出しうるようにしたことを特
   徴とするタイミング抽出回路。 ２ 特許請求の範囲第１項記載のものにおいて、位相情
   報保持回路は、信号入力のビツトタイミング成分により
   作動し、該ビツトタイミング成分から次のフエーズロツ
   クループの発振出力の立上りまでの所定時間ごとに積分
   動作を行い、その位相差に比例した出力を得る積分回路
   と、該ビツトタイミング成分ごとに該積分回路出力をサ
   ンプルホールドし、所定の保持特性を有するサンプルホ
   ールド回路とから構成するごとくしたタイミング抽出回
   路。