JPS6037558B2 - プログラマブルリ−ドオンリ−メモリ - Google Patents
プログラマブルリ−ドオンリ−メモリInfo
- Publication number
- JPS6037558B2 JPS6037558B2 JP56106023A JP10602381A JPS6037558B2 JP S6037558 B2 JPS6037558 B2 JP S6037558B2 JP 56106023 A JP56106023 A JP 56106023A JP 10602381 A JP10602381 A JP 10602381A JP S6037558 B2 JPS6037558 B2 JP S6037558B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- prom
- memory cell
- wiring
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はプログラマプルリードオンリーメモリ（以下
「ＰＲＯＭ」と略記する）の新しい構成に関するもので
ある。
「ＰＲＯＭ」と略記する）の新しい構成に関するもので
ある。
従来、ＰＲＯＭの構成には接合破壊式とヒューズ式とが
ある。
ある。
第１図は従来の接合破壊式ＰＲＯＭの一例の書き込み前
の状態を示す回路図である。
の状態を示す回路図である。
図において、Ｗは×方向に平行にＹ方向に互いに間隔を
おいて設けられた複数本のワード線、ＢはＹ方向に平行
に×方向に互いに距離をおいて設けられた複数本のビッ
ト線、１０１は複数本のワード線Ｗおよびビット線Ｂが
互いに交差する各交差部において、ダイオードＤ，のア
ノードとダイオードＤ２のァノードとを接続したダイオ
ードＤ，のカソードをビット線Ｂに接続するとともにダ
イオードＤ２のカソードをワード線Ｗに接続した逆直列
接続ダイオードで構成された接合破壊式ＰＲＯＭのメモ
リセルである。
おいて設けられた複数本のワード線、ＢはＹ方向に平行
に×方向に互いに距離をおいて設けられた複数本のビッ
ト線、１０１は複数本のワード線Ｗおよびビット線Ｂが
互いに交差する各交差部において、ダイオードＤ，のア
ノードとダイオードＤ２のァノードとを接続したダイオ
ードＤ，のカソードをビット線Ｂに接続するとともにダ
イオードＤ２のカソードをワード線Ｗに接続した逆直列
接続ダイオードで構成された接合破壊式ＰＲＯＭのメモ
リセルである。
なお、通常、メモリセル１０１には、ｎ＋形ェミッタ領
域、ｐ形ベース領域およびｎ形コレクタ領域で構成され
たｎｐｎトランジスタがそのｎ＋形ェミッタ領域とｐ形
ベース領域とからなるダイオードをダイオードＤ，に対
応させ、ｐ形ベース領域とｎ形コレクタ領域とからなる
ダイオードをダイオードＤ２に対応させて使用されてい
る。第２図はこの従来例の接合破壊式ＰＲＯＭのメモリ
セルの構成を示す断面図で、第２図ＡおよびＢはそれぞ
れその書き込み前の状態および貫き込み後の状態を示す
。
域、ｐ形ベース領域およびｎ形コレクタ領域で構成され
たｎｐｎトランジスタがそのｎ＋形ェミッタ領域とｐ形
ベース領域とからなるダイオードをダイオードＤ，に対
応させ、ｐ形ベース領域とｎ形コレクタ領域とからなる
ダイオードをダイオードＤ２に対応させて使用されてい
る。第２図はこの従来例の接合破壊式ＰＲＯＭのメモリ
セルの構成を示す断面図で、第２図ＡおよびＢはそれぞ
れその書き込み前の状態および貫き込み後の状態を示す
。
図において、１はｐ形シリコン（ｓｉ）基板、２はｐ形
ｓｉ基板１の一方の主面上に形成されたｎ形ェピタキシ
ャル成長Ｓｉ層（以下「ｎ形ェビタキシャル層Ｊと呼ぶ
）、３はｐ形ｓｉ基板１のｎ形ェピタキシャル層２との
境界面部に埋設され第１図に示したワード線Ｗを構成す
るｎ十形埋込み層、４はｎ形ェピタキシャル層２の表面
部に形成されたｐ形ベース領域、５はｐ形ベース領域４
の表面部に形成されたｎ十形ェミッタ領域、６はｐ形ベ
ース領域４を取り囲んでｎ形ェピタキシャル層２の表面
からｐ形ｓｉ基板１の王面部に達するように形成された
ｐ形分離層、７はｎ＋形ェミッタ領域５、ｐ形ベース領
域４、ｎ形ェピタキシャル層２およびｐ形分離層６の各
表面上にわたって形成された絶縁膜、８は絶縁膜７の表
面上に形成され絶縁膜７を貫通してｎ＋形ェミッタ領域
５に接続され第１図に示したビット線Ｂを構成するアル
ミニウム（ＡＩ）配線である。
ｓｉ基板１の一方の主面上に形成されたｎ形ェピタキシ
ャル成長Ｓｉ層（以下「ｎ形ェビタキシャル層Ｊと呼ぶ
）、３はｐ形ｓｉ基板１のｎ形ェピタキシャル層２との
境界面部に埋設され第１図に示したワード線Ｗを構成す
るｎ十形埋込み層、４はｎ形ェピタキシャル層２の表面
部に形成されたｐ形ベース領域、５はｐ形ベース領域４
の表面部に形成されたｎ十形ェミッタ領域、６はｐ形ベ
ース領域４を取り囲んでｎ形ェピタキシャル層２の表面
からｐ形ｓｉ基板１の王面部に達するように形成された
ｐ形分離層、７はｎ＋形ェミッタ領域５、ｐ形ベース領
域４、ｎ形ェピタキシャル層２およびｐ形分離層６の各
表面上にわたって形成された絶縁膜、８は絶縁膜７の表
面上に形成され絶縁膜７を貫通してｎ＋形ェミッタ領域
５に接続され第１図に示したビット線Ｂを構成するアル
ミニウム（ＡＩ）配線である。
この接合破壊式ＰＲＯＭのメモリセル１０１は、ｎ＋形
ェミッタ領域５とｐ形ベース領域４とｎ形ェピタキシヤ
ル層２とからなるｎｐｎトランジスタで構成されている
。この綾合破壊式ＰＲＯＭのメモリセル１０１への書き
込みは、第２図Ｂに示すように、ＡＩ配線８からメモリ
セル１０１へ大きなパルス電流を流し込んで、ＡＩ配線
８からｎ＋形ェミッタ領域５を横切りｐ形ベース領域４
にわたって、Ｓｉ・山共晶合金層９を形成させ、ェミッ
夕・ベース間接合を破壊し短絡することによって行う。
ところで、この接合破壊式ＰＲＯＭでは、メモリセル１
０１へ大きなパルス電流を流し込んで書き込みを行う必
要があるので、メモリセル１０１の小形化を図ることは
容易ではなく、しもデータの書き換えができないという
欠点がある。
ェミッタ領域５とｐ形ベース領域４とｎ形ェピタキシヤ
ル層２とからなるｎｐｎトランジスタで構成されている
。この綾合破壊式ＰＲＯＭのメモリセル１０１への書き
込みは、第２図Ｂに示すように、ＡＩ配線８からメモリ
セル１０１へ大きなパルス電流を流し込んで、ＡＩ配線
８からｎ＋形ェミッタ領域５を横切りｐ形ベース領域４
にわたって、Ｓｉ・山共晶合金層９を形成させ、ェミッ
夕・ベース間接合を破壊し短絡することによって行う。
ところで、この接合破壊式ＰＲＯＭでは、メモリセル１
０１へ大きなパルス電流を流し込んで書き込みを行う必
要があるので、メモリセル１０１の小形化を図ることは
容易ではなく、しもデータの書き換えができないという
欠点がある。
第３図は従来のヒューズ式ＰＲＯＭの一例の書き込み前
の状態を示す回路図である。
の状態を示す回路図である。
図において、１０２は第１図に示した接合破壊式ＰＲＯ
Ｍと同様の複数本のビット線Ｂおよびワード線Ｗが互い
に交差する各交差部において、ワード線Ｗにカソードが
接続されたダイオードＤ３と、このダイオードＤ３のア
ノードおよびビット線Ｂ間に挿入されたヒューズＦとで
構成されたヒューズ式ＰＲＯＭのメモリセルである。
Ｍと同様の複数本のビット線Ｂおよびワード線Ｗが互い
に交差する各交差部において、ワード線Ｗにカソードが
接続されたダイオードＤ３と、このダイオードＤ３のア
ノードおよびビット線Ｂ間に挿入されたヒューズＦとで
構成されたヒューズ式ＰＲＯＭのメモリセルである。
第４図はこの従来例のヒューズ式ＰＲＯＭのメモリセル
の構成を示す断面図で、第４図ＡおよびＢはそれぞれの
書き込み前の状態および書き込み後の状態を示す。
の構成を示す断面図で、第４図ＡおよびＢはそれぞれの
書き込み前の状態および書き込み後の状態を示す。
図において、第２図に示した接合破壊式ＰＲＯＭのメモ
リセルと同一符号は同等部分を示し、その説明は省略す
る。
リセルと同一符号は同等部分を示し、その説明は省略す
る。
１０はｎ形ェピタキシャル層２の表面部に形成されたｐ
形アノード領域、１１はＮからなり絶縁膜７を貫通して
ｐ形アノード領域１０‘こ接続されたァノード電極、１
２はニッケル（Ｎｉ）・クロム（Ｃｒ）合金などの金属
蒸着緩からなり絶縁膜７の表面上に形成されアノード磁
極１１とＡＩ配線８との間に挿入されたヒューズである
。
形アノード領域、１１はＮからなり絶縁膜７を貫通して
ｐ形アノード領域１０‘こ接続されたァノード電極、１
２はニッケル（Ｎｉ）・クロム（Ｃｒ）合金などの金属
蒸着緩からなり絶縁膜７の表面上に形成されアノード磁
極１１とＡＩ配線８との間に挿入されたヒューズである
。
このヒューズ式ＰＲＯＭのメモリセル１０２はｐ形アノ
ード領域１０とｎ形ヱピタキシャル層２とからなるダイ
オード○３とヒューズ１２とで構成されている。このヒ
ューズ式ＰＲＯＭのメモリセル１０２への書き込みは、
第４図Ｂに示すように、ＡＩ配線８からヒューズ１ ２
を介してダイオードＤ３へ大きなパルス電流を流し込ん
で、ヒューズ１２を溶断することによって行う。
ード領域１０とｎ形ヱピタキシャル層２とからなるダイ
オード○３とヒューズ１２とで構成されている。このヒ
ューズ式ＰＲＯＭのメモリセル１０２への書き込みは、
第４図Ｂに示すように、ＡＩ配線８からヒューズ１ ２
を介してダイオードＤ３へ大きなパルス電流を流し込ん
で、ヒューズ１２を溶断することによって行う。
ところで、このヒューズ式ＰＲＯＭでも、きき込みの際
には、ヒューズ１２を溶断するための大きなパルス電流
をダイオードＤ３へ流す必要があり、その上ヒューズ１
２を絶縁膜７の表面上に形成する必要があるので、第２
図に示した接合破嬢式ＰＲＯＭのメモリセル１０１と同
様に、メモリセル１０２の小形化を図ることは容易では
なく、しかもデータの書き換えができないという欠点が
ある。この発明は、上述の接合破壊式ＰＲＯＭおよびヒ
ューズ式ＰＲＯＭの欠点に鑑みてなされたもので、電流
の４・さし・パルス電圧で書き込みができるようにする
ことによって、メモリセルを小さくすることが可能で、
しかもデータの書き換えも一度だけできる新規なＰＲＯ
Ｍを提供することを目的とする。
には、ヒューズ１２を溶断するための大きなパルス電流
をダイオードＤ３へ流す必要があり、その上ヒューズ１
２を絶縁膜７の表面上に形成する必要があるので、第２
図に示した接合破嬢式ＰＲＯＭのメモリセル１０１と同
様に、メモリセル１０２の小形化を図ることは容易では
なく、しかもデータの書き換えができないという欠点が
ある。この発明は、上述の接合破壊式ＰＲＯＭおよびヒ
ューズ式ＰＲＯＭの欠点に鑑みてなされたもので、電流
の４・さし・パルス電圧で書き込みができるようにする
ことによって、メモリセルを小さくすることが可能で、
しかもデータの書き換えも一度だけできる新規なＰＲＯ
Ｍを提供することを目的とする。
第５図はこの発明の一実施例のＰＲＯＭの貫き込み前の
状態を示す回路図である。
状態を示す回路図である。
図において、１０３は第３図に示したヒューズ式ＰＲＯ
Ｍと同様に複数本のビット線Ｂおよびワード線Ｗが互い
に交差する各交差部において、ヒューズ式ＰＲＯＭのメ
モリセル１０２と同様のダイオードＤ３と、このダイオ
ードＤ３のアノードおよびビット線Ｂ間の層間絶縁膜に
形成されたピンホールＰＨとで構成されたこの実施例の
ＰＲＯＭのメモリセルである。
Ｍと同様に複数本のビット線Ｂおよびワード線Ｗが互い
に交差する各交差部において、ヒューズ式ＰＲＯＭのメ
モリセル１０２と同様のダイオードＤ３と、このダイオ
ードＤ３のアノードおよびビット線Ｂ間の層間絶縁膜に
形成されたピンホールＰＨとで構成されたこの実施例の
ＰＲＯＭのメモリセルである。
第６図はこの実施例のＰＲＯＭのメモリセルの構成を示
す断面図で、第６図Ａ，ＢおよびＣはそれぞれの書き込
み前の状態、書き込み後の状態およびデータの書き換え
後の状態を示す。
す断面図で、第６図Ａ，ＢおよびＣはそれぞれの書き込
み前の状態、書き込み後の状態およびデータの書き換え
後の状態を示す。
図において、第２図および第４図にそれぞれ示した接合
破壊式ＰＲＯＭおよびヒューズ式ＰＲＯＭのメモリセル
と同一符号は同等部分を示し、その説明は省略する。
破壊式ＰＲＯＭおよびヒューズ式ＰＲＯＭのメモリセル
と同一符号は同等部分を示し、その説明は省略する。
１３はアノード電極１１上を覆うて絶縁膜７の表面上に
形成された層間絶縁膜である。
形成された層間絶縁膜である。
なお、ビット線Ｂを構成するＡＩ配線８は眉間絶縁膜１
３の表面上にワード線Ｗを構成するｎ＋形埋込み層３と
ダイオードＤ３、アノード電極１１および層間絶縁膜１
３を介して交差するように形成されている。１４はア／
一ド電極１１上の眉間絶縁膜１３の部分にその山配線８
と接する表面から伸びてアノード電極１１に達しないよ
うに形成されたピンホールである。
３の表面上にワード線Ｗを構成するｎ＋形埋込み層３と
ダイオードＤ３、アノード電極１１および層間絶縁膜１
３を介して交差するように形成されている。１４はア／
一ド電極１１上の眉間絶縁膜１３の部分にその山配線８
と接する表面から伸びてアノード電極１１に達しないよ
うに形成されたピンホールである。
この実施例のＰＲＯＭのメモリセル１ ０ ３はダイオ
ードＤ３とピンホール１４とで構成されている。この実
施例のＰＲＯＭのメモリセル１０３への書き込みは、第
６図Ｂに示すように、山配線８とｎ＋形埋込み層３およ
びダイオードＤ３を介してアノード電極１１との間にパ
ルス電圧を印加して、ピンホール１４の直下の層間絶縁
膜１３を絶縁破壊すると、この絶縁破壊に伴って生ずる
ＡＩ配線８およびアノード電極１１からのＡＩのマイク
レーションによってＡ晒己線８およびアノード電極１１
間を連結するＡＩ連結膜１５が形成され、このＡＩ連結
膜１５によるＡＩ配線８およびアノード電極１１間の短
絡によって行う。
ードＤ３とピンホール１４とで構成されている。この実
施例のＰＲＯＭのメモリセル１０３への書き込みは、第
６図Ｂに示すように、山配線８とｎ＋形埋込み層３およ
びダイオードＤ３を介してアノード電極１１との間にパ
ルス電圧を印加して、ピンホール１４の直下の層間絶縁
膜１３を絶縁破壊すると、この絶縁破壊に伴って生ずる
ＡＩ配線８およびアノード電極１１からのＡＩのマイク
レーションによってＡ晒己線８およびアノード電極１１
間を連結するＡＩ連結膜１５が形成され、このＡＩ連結
膜１５によるＡＩ配線８およびアノード電極１１間の短
絡によって行う。
従って、この実施例のＰＲＯＭでは、ピンホール１４を
通しての屑間絶縁膜１３の絶縁破壊に必要な電圧のみの
電流の小さなパルス電圧で書き込みを行うことができる
ので、第１図および第３図に示した俵合破壊式ＰＲＯＭ
およびヒューズ式ＰＲＯＭのように、メモリセル１０３
に大きなパルス電流を流す必要がなく、メモリセル１０
３の４・形化を図ることができる。しかも、データの書
き換えを行う場合には、第６図Ｃに示すように、上述の
書き込みの場合と同様に、ＡＩ自己線８とｎ十形埋込み
層３およびダイオードＤ３を介してアノード電極１ １
との間にパルス電流を流して、眉間絶縁膜１１上のＡＩ
連続膜１５の周辺のＡＩ配線８を切断することによって
、一度だけ行うことができる。このＡＩ配線８の切断は
、ＡＩ配線８から断面積の小さいＡＩ連結膜１５への電
流の集中によって、小さいパルス電流で容易に行うこと
ができる。以上、説明したように、この発明のＰＲＯＭ
では、半導体基体中に第１伝導形領域で互いに分離され
ワード線Ｗを構成する第１行〜第ｎ行の第２伝導形の半
導体層と、上記半導体基体上に眉間絶縁膜を介して形成
されこの半導体層と互いに交差しビット線を構成する第
１列〜第ｍ列のアルミニウム配線との各交差部において
、上記半導体届の表面部にこの半導体層との間にｐｎ接
合を形成し表面にアルミニウム電極を有しメモリセルを
構成する第１伝導形の半導体領域を設けるとともにこの
半導体領域の上記アルミニウム電極と上記アルミニウム
配線との間の上記層間絶縁膜の部分にピンホールを形成
し、上記アルミニウム配線および上記アルミニウム電極
間の上記ピンホールを通しての放電による短絡によって
書き込みを行い、必要に応じて上記ピンホールを通して
の短絡を切断することによって書き換えを行うようにし
たので、上記書き込み時には、上記ピンホールを通して
上記層間絶縁膜を絶縁破壊させるに必要な電圧のみの電
流の小さいパルス電圧でよく、上記書き換え時には、上
記ピンホール内を通る短絡部の断面積が極めて小さいの
で、この短絡部の切断を小さいパルス電流で行うことが
できる。
通しての屑間絶縁膜１３の絶縁破壊に必要な電圧のみの
電流の小さなパルス電圧で書き込みを行うことができる
ので、第１図および第３図に示した俵合破壊式ＰＲＯＭ
およびヒューズ式ＰＲＯＭのように、メモリセル１０３
に大きなパルス電流を流す必要がなく、メモリセル１０
３の４・形化を図ることができる。しかも、データの書
き換えを行う場合には、第６図Ｃに示すように、上述の
書き込みの場合と同様に、ＡＩ自己線８とｎ十形埋込み
層３およびダイオードＤ３を介してアノード電極１ １
との間にパルス電流を流して、眉間絶縁膜１１上のＡＩ
連続膜１５の周辺のＡＩ配線８を切断することによって
、一度だけ行うことができる。このＡＩ配線８の切断は
、ＡＩ配線８から断面積の小さいＡＩ連結膜１５への電
流の集中によって、小さいパルス電流で容易に行うこと
ができる。以上、説明したように、この発明のＰＲＯＭ
では、半導体基体中に第１伝導形領域で互いに分離され
ワード線Ｗを構成する第１行〜第ｎ行の第２伝導形の半
導体層と、上記半導体基体上に眉間絶縁膜を介して形成
されこの半導体層と互いに交差しビット線を構成する第
１列〜第ｍ列のアルミニウム配線との各交差部において
、上記半導体届の表面部にこの半導体層との間にｐｎ接
合を形成し表面にアルミニウム電極を有しメモリセルを
構成する第１伝導形の半導体領域を設けるとともにこの
半導体領域の上記アルミニウム電極と上記アルミニウム
配線との間の上記層間絶縁膜の部分にピンホールを形成
し、上記アルミニウム配線および上記アルミニウム電極
間の上記ピンホールを通しての放電による短絡によって
書き込みを行い、必要に応じて上記ピンホールを通して
の短絡を切断することによって書き換えを行うようにし
たので、上記書き込み時には、上記ピンホールを通して
上記層間絶縁膜を絶縁破壊させるに必要な電圧のみの電
流の小さいパルス電圧でよく、上記書き換え時には、上
記ピンホール内を通る短絡部の断面積が極めて小さいの
で、この短絡部の切断を小さいパルス電流で行うことが
できる。
従って、従釆の接合破壊式ＰＲＯＭおよびヒューズ式Ｐ
ＲＯＭのように、メモリセルを構成する上記半導体領域
に大きなパルス電流を流す必要がなく、上記〆モリセル
の小形化を図ることができる。しかも、必要に応じて書
き換えも一度だけ行うことができる。
ＲＯＭのように、メモリセルを構成する上記半導体領域
に大きなパルス電流を流す必要がなく、上記〆モリセル
の小形化を図ることができる。しかも、必要に応じて書
き換えも一度だけ行うことができる。
第１図は従来の接合破壊式ＰＲＯＭの一例の書き込み前
の状態を示す回路図、第２図は上記従釆例の接合破壊式
ＰＲＯＭのメモリセルの構成を示す断面図で、第２図Ａ
およびＢはそれぞれその書き込み前の状態および書き込
み後の状態を示す。 第３図は従来のヒューズ式ＰＲＯＭの一例の書き込み前
の状態を示す回路図、第４図は上記従来例のヒューズ式
ＰＲＯＭのメモリセルの構成を示す断面図で、第４図Ａ
およびＢはそれぞれの書き込み前の状態および書き込み
後の状態を示す。第５図はこの発明の一実施例のＰＲＯ
Ｍの書き込み前の状態を示す回路図、第６図は上記実施
例のＰＲＯＭのメモリセルの構成を示す断面図で、第６
図Ａ，ＢおよびＣはそれぞれ書き込み前の状態、貫き込
み後の状態およびデータの書き換え後の状態を示す。図
において、１はｐ形ｓｉ基板（第１伝導形の第１の半導
体層）、２はｎ形ェピタキシヤル層（第２伝導形の第２
の半導体層）、６はｐ形分離屑（第１伝導形の第１の半
導体層）、８は山配線、１０はｐ形アノード領域（第１
伝導形の半導体鏡城）、１１はアノード電極（ＡＩ電極
）、１３は屑間絶縁膜、１４はピンホール、１０３はメ
モリセル、Ｗはワード線、Ｂはビット線である。なお、
図中同一符号はそれぞれ同一もしくは相当部分を示す。
第１図 第２図 第３図 第４図 第５図 第６図
の状態を示す回路図、第２図は上記従釆例の接合破壊式
ＰＲＯＭのメモリセルの構成を示す断面図で、第２図Ａ
およびＢはそれぞれその書き込み前の状態および書き込
み後の状態を示す。 第３図は従来のヒューズ式ＰＲＯＭの一例の書き込み前
の状態を示す回路図、第４図は上記従来例のヒューズ式
ＰＲＯＭのメモリセルの構成を示す断面図で、第４図Ａ
およびＢはそれぞれの書き込み前の状態および書き込み
後の状態を示す。第５図はこの発明の一実施例のＰＲＯ
Ｍの書き込み前の状態を示す回路図、第６図は上記実施
例のＰＲＯＭのメモリセルの構成を示す断面図で、第６
図Ａ，ＢおよびＣはそれぞれ書き込み前の状態、貫き込
み後の状態およびデータの書き換え後の状態を示す。図
において、１はｐ形ｓｉ基板（第１伝導形の第１の半導
体層）、２はｎ形ェピタキシヤル層（第２伝導形の第２
の半導体層）、６はｐ形分離屑（第１伝導形の第１の半
導体層）、８は山配線、１０はｐ形アノード領域（第１
伝導形の半導体鏡城）、１１はアノード電極（ＡＩ電極
）、１３は屑間絶縁膜、１４はピンホール、１０３はメ
モリセル、Ｗはワード線、Ｂはビット線である。なお、
図中同一符号はそれぞれ同一もしくは相当部分を示す。
第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 第１伝導形の第１の半導体層によつて分離されてＸ
（行）方向に平行にＹ（列）方向に互いに間隔をおいて
配置されワード線を構成する第１行〜第ｎ行の第２伝導
形の第２の半導体層、上記各行の第２の半導体層の表面
部にＸ方向に互いに距離をおいて形成されそれぞれアル
ミニウム電極を表面に有し上記第２の半導体層との間の
接合によつてメモリセルを構成する第１列〜第ｍ列の第
１伝導形の半導体領域群、上記各列の半導体領域群の各
上記アルミニウム電極と層間絶縁膜を介して相対向する
ように形成されビツト線を構成する第１列〜第ｍ列のア
ルミニウム配線、および上記アルミニウム配線とこれに
対向する上記アルミニウム電極との間の上記層間絶縁膜
の部分に形成されたピンホールを備え、上記アルミニウ
ム配線および上記アルミニウム電極間の上記ピンホール
を通しての放電による短絡よつて書き込みを行い、必要
に応じて上記ピンホールを通しての短絡を切断すること
によつて書き換えを行うようにしたことを特徴とするプ
ログラマブルリードオンリーメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106023A JPS6037558B2 (ja) | 1981-07-06 | 1981-07-06 | プログラマブルリ−ドオンリ−メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106023A JPS6037558B2 (ja) | 1981-07-06 | 1981-07-06 | プログラマブルリ−ドオンリ−メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589295A JPS589295A (ja) | 1983-01-19 |
| JPS6037558B2 true JPS6037558B2 (ja) | 1985-08-27 |
Family
ID=14423042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106023A Expired JPS6037558B2 (ja) | 1981-07-06 | 1981-07-06 | プログラマブルリ−ドオンリ−メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037558B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491469A (ja) * | 1990-08-01 | 1992-03-24 | Sharp Corp | 不揮発性半導体メモリ |
| US6418049B1 (en) * | 1997-12-04 | 2002-07-09 | Arizona Board Of Regents | Programmable sub-surface aggregating metallization structure and method of making same |
| JP6266398B2 (ja) * | 2014-03-25 | 2018-01-24 | 新日本無線株式会社 | ヒューズ素子およびヒューズ素子の切断方法 |
-
1981
- 1981-07-06 JP JP56106023A patent/JPS6037558B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589295A (ja) | 1983-01-19 |
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