JPH0732240B2 - 接合破壊型半導体記憶装置 - Google Patents
接合破壊型半導体記憶装置Info
- Publication number
- JPH0732240B2 JPH0732240B2 JP19177087A JP19177087A JPH0732240B2 JP H0732240 B2 JPH0732240 B2 JP H0732240B2 JP 19177087 A JP19177087 A JP 19177087A JP 19177087 A JP19177087 A JP 19177087A JP H0732240 B2 JPH0732240 B2 JP H0732240B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は接合破壊型半導体記憶装置に関し、特に縦型バ
イポーラ・トランジスタをメモリ・セルとして有するプ
ログラム可能な読出専用記憶装置に関する。
イポーラ・トランジスタをメモリ・セルとして有するプ
ログラム可能な読出専用記憶装置に関する。
プログラム可能な破壊型読出専用記憶装置（以下PROMと
記す）では、情報の確実な書き込みが要求され、情報を
確実に書き込むためには、書き込みたい記憶素子の確実
な選択が必要とされる。従来この種のPROMは、単位記憶
素子の形状の違いから２種類に分類される。１つはヒュ
ーズとこれに接続された１つのPN接合を単位記憶素子と
し、ヒューズを溶断することにより情報を書き込むヒュ
ーズ型PROMである。もう一方は、互いに逆方向に接続さ
れた２つのPN接合を含む素子を単位記憶素子として使用
し、この２つのPN接合のうち一方を破壊することにより
情報を書き込む接合破壊型PROMである。
記す）では、情報の確実な書き込みが要求され、情報を
確実に書き込むためには、書き込みたい記憶素子の確実
な選択が必要とされる。従来この種のPROMは、単位記憶
素子の形状の違いから２種類に分類される。１つはヒュ
ーズとこれに接続された１つのPN接合を単位記憶素子と
し、ヒューズを溶断することにより情報を書き込むヒュ
ーズ型PROMである。もう一方は、互いに逆方向に接続さ
れた２つのPN接合を含む素子を単位記憶素子として使用
し、この２つのPN接合のうち一方を破壊することにより
情報を書き込む接合破壊型PROMである。
接合破壊型PROMにおいて、選択された単位記憶素子とし
てのトランジスタのエミッタ・ベース間のPN接合を破壊
することによって情報を書き込む機構を第４図により説
明する。例えば、単位記憶素子のエミッタがＮ型、ベー
スがＰ型の場合を示す。書き込みたい記憶素子Q11をデ
ィジット線D1とワード線W1とで選択する。そしてディジ
ット線D0から書込電流Iwを流してワード線W1より吸収す
る。これにより書込電流Iwが電流通路Ａを通り、単位記
憶素子Q11のエミッタベース間のPN接合は破壊される。
その結果、単位記憶素子Q11は書き込まれる。
てのトランジスタのエミッタ・ベース間のPN接合を破壊
することによって情報を書き込む機構を第４図により説
明する。例えば、単位記憶素子のエミッタがＮ型、ベー
スがＰ型の場合を示す。書き込みたい記憶素子Q11をデ
ィジット線D1とワード線W1とで選択する。そしてディジ
ット線D0から書込電流Iwを流してワード線W1より吸収す
る。これにより書込電流Iwが電流通路Ａを通り、単位記
憶素子Q11のエミッタベース間のPN接合は破壊される。
その結果、単位記憶素子Q11は書き込まれる。
第５図は従来の接合破壊型PROMの記憶素子部分を示す半
導体チップの断面図である。例えばＰ型半導体基板１に
N+型埋込層２及びP+型埋込層３を選択的に形成する。次
に上述のＰ型半導体基板１上にＮ型シリコンエピタキシ
ャル層４を成長させる。このＮ型シリコンエピタキシャ
ル層４に単位記憶素子間を電気的に分離するため分離絶
縁膜５を酸化シリコン膜により形成する。次にＮ型シリ
コンエピタキシャル層４の表面に酸化膜層６を形成す
る。さらに分離絶縁膜５により電気的に分離されたＮ型
シリコンエピタキシャル層４の領域内にP+型ベース領域
７を形成し、さらにこのP+型ベース領域７内にN+型エミ
ッタ領域８を形成する。このＮ+型エミッタ領域８は酸
化膜層６を開孔して形成したアルミニウム電極９によ
り、一列に配線され、ディジット線を形成している。ま
た、選択的に形成したN+型埋込層２は、ディジット線と
直交するように接続され、ワード線を形成している。デ
ジット線であるアルミニウム電極９を流れてきた書込電
流Iwはワード線となるN+型埋込層２に流れる途中でN+型
エミッタ領域８直上のアルミニウム電極９とN+型エミッ
タ領域８のシリコンとでシリコン・アルミニウム合金に
よるアルミニウムスパイクを形成しつつ、N+型エミッタ
領域８とP+型ベース領域７との境界であるPN接合部まで
達し、このPN接合を破壊することにより、単位記憶素子
に情報を書き込む。
導体チップの断面図である。例えばＰ型半導体基板１に
N+型埋込層２及びP+型埋込層３を選択的に形成する。次
に上述のＰ型半導体基板１上にＮ型シリコンエピタキシ
ャル層４を成長させる。このＮ型シリコンエピタキシャ
ル層４に単位記憶素子間を電気的に分離するため分離絶
縁膜５を酸化シリコン膜により形成する。次にＮ型シリ
コンエピタキシャル層４の表面に酸化膜層６を形成す
る。さらに分離絶縁膜５により電気的に分離されたＮ型
シリコンエピタキシャル層４の領域内にP+型ベース領域
７を形成し、さらにこのP+型ベース領域７内にN+型エミ
ッタ領域８を形成する。このＮ+型エミッタ領域８は酸
化膜層６を開孔して形成したアルミニウム電極９によ
り、一列に配線され、ディジット線を形成している。ま
た、選択的に形成したN+型埋込層２は、ディジット線と
直交するように接続され、ワード線を形成している。デ
ジット線であるアルミニウム電極９を流れてきた書込電
流Iwはワード線となるN+型埋込層２に流れる途中でN+型
エミッタ領域８直上のアルミニウム電極９とN+型エミッ
タ領域８のシリコンとでシリコン・アルミニウム合金に
よるアルミニウムスパイクを形成しつつ、N+型エミッタ
領域８とP+型ベース領域７との境界であるPN接合部まで
達し、このPN接合を破壊することにより、単位記憶素子
に情報を書き込む。
上述した従来の接合破壊型半導体記憶装置の構造は、N+
型エミッタ領域７とP+型ベース領域６とで形成されたエ
ミッタ・ベース接合が、P+型ベース領域６とＮ型シリコ
ンエピタキシャル層とで形成されたコレクタ・ベース接
合に、側面で接近しやすい。このため、記憶素子に情報
を書き込むとき、書込電流Iwは、エミッタ・ベース接合
全域に分散され、その一部の弱い接合部分にアルミニウ
ムスパイクが伸びる。このとき、このアルミニウムスパ
イクが側方に伸びた場合、エミッタ・ベース接合を破壊
するにとどまらず、コレクタ・ベース接合までをも破壊
して、正確な書き込みが出来ないため、書込歩留の低下
を招くという欠点がある。
型エミッタ領域７とP+型ベース領域６とで形成されたエ
ミッタ・ベース接合が、P+型ベース領域６とＮ型シリコ
ンエピタキシャル層とで形成されたコレクタ・ベース接
合に、側面で接近しやすい。このため、記憶素子に情報
を書き込むとき、書込電流Iwは、エミッタ・ベース接合
全域に分散され、その一部の弱い接合部分にアルミニウ
ムスパイクが伸びる。このとき、このアルミニウムスパ
イクが側方に伸びた場合、エミッタ・ベース接合を破壊
するにとどまらず、コレクタ・ベース接合までをも破壊
して、正確な書き込みが出来ないため、書込歩留の低下
を招くという欠点がある。
また、従来、書込電流Iwが、エミッタ・ベース接合全域
に分散されるため、通常110〜120mAという大電流を書込
電流Iwとして流さなければならない。このことは、書込
電流通路に接続されている周辺回路素子も、その書込電
流Iwの電流漏れを防ぐために、高い耐圧を要求される。
このため、周辺回路素子の高密度・高集積化が困難にな
るという欠点がある。
に分散されるため、通常110〜120mAという大電流を書込
電流Iwとして流さなければならない。このことは、書込
電流通路に接続されている周辺回路素子も、その書込電
流Iwの電流漏れを防ぐために、高い耐圧を要求される。
このため、周辺回路素子の高密度・高集積化が困難にな
るという欠点がある。
本発明の構成は、コレクタ、ベースおよびエミッタの各
領域を半導体基板上に形成した縦型バイポーラ・トラン
ジスタをメモリセルに含む接合破壊型半導体記憶装置に
おいて、前記半導体基板の一主表面に選択的に形成され
た分離絶縁膜にコレクタ・ベース接合の縁部が接触さ
れ、前記エミッタ領域が前記ベース領域上に設けられ、
側面および底面を絶縁膜で被覆して前記エミッタ領域の
周囲を囲む周回溝の側面にベース・エミッタ接合の縁部
が接触され、前記ベース・エミッタ接合の面積が前記コ
レクタ・ベース接合の面積より小さくなっていることを
特徴とする。
領域を半導体基板上に形成した縦型バイポーラ・トラン
ジスタをメモリセルに含む接合破壊型半導体記憶装置に
おいて、前記半導体基板の一主表面に選択的に形成され
た分離絶縁膜にコレクタ・ベース接合の縁部が接触さ
れ、前記エミッタ領域が前記ベース領域上に設けられ、
側面および底面を絶縁膜で被覆して前記エミッタ領域の
周囲を囲む周回溝の側面にベース・エミッタ接合の縁部
が接触され、前記ベース・エミッタ接合の面積が前記コ
レクタ・ベース接合の面積より小さくなっていることを
特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの平面図、第２図は第１図のＸ−Ｘ′線断面図であ
る。
ップの平面図、第２図は第１図のＸ−Ｘ′線断面図であ
る。
この実施例は、縦型バイポーラ・トランジスタをメモリ
・セルに含む接合破壊型半導体記憶装置において、前述
の縦型バイポーラ・トランジスタが、シリコンからなる
Ｐ型半導体基板１の一主表面に選択的に形成された分離
絶縁膜５にコレクタ・ベース接合の縁部が接触するP+型
ベース領域７と、側面及び底面が絶縁膜11で被覆され分
離絶縁膜５と別個の溝の側面にベース・エミッタ接合の
縁部が接触してP+型ベース領域17上に設けられたN+型エ
ミッタ領域８とを有し、前述のベース・エミッタ接合の
面積が前述のコレクタ・ベース接合の面積より小さくな
っているというものである。
・セルに含む接合破壊型半導体記憶装置において、前述
の縦型バイポーラ・トランジスタが、シリコンからなる
Ｐ型半導体基板１の一主表面に選択的に形成された分離
絶縁膜５にコレクタ・ベース接合の縁部が接触するP+型
ベース領域７と、側面及び底面が絶縁膜11で被覆され分
離絶縁膜５と別個の溝の側面にベース・エミッタ接合の
縁部が接触してP+型ベース領域17上に設けられたN+型エ
ミッタ領域８とを有し、前述のベース・エミッタ接合の
面積が前述のコレクタ・ベース接合の面積より小さくな
っているというものである。
次に、この実施例の製造方法について説明する。
シリコンからなるＰ型半導体基板１にN+型埋込層２及び
P+型埋込層３を選択的に形成する。次に上述のＰ型半導
体基板１上にＮ型シリコンエピタキシャル層４を成長さ
せる。このＮ型シリコンエピタキシャル層４に単位記憶
素子間を電気的に分離するため、分離絶縁膜５を選択酸
化法により形成する。次に分離絶縁膜５により電気的に
分離されたＮ型エピタキシャルシリコン層４の領域内に
P+型ベース領域７を形成する。ここでP+型ベース領域７
の内側表面から周回溝10を掘る。さらに、ベース領域７
の表面に酸化シリコン膜を形成する。これにより、周回
溝10の底面および側面は絶縁膜11（酸化シリコン膜）で
覆われる。次にこの周回溝10の内側にN+型エミッタ領域
８を形成するが、N+型エミッタ領域８の底面は周回溝10
の底面より上方に位置させる。さらにこのN+型エミッタ
領域上の酸化シリコン膜を開孔してコンタクト孔12を設
け、ディジット線を形成するアルミニウム電極９を形成
する。
P+型埋込層３を選択的に形成する。次に上述のＰ型半導
体基板１上にＮ型シリコンエピタキシャル層４を成長さ
せる。このＮ型シリコンエピタキシャル層４に単位記憶
素子間を電気的に分離するため、分離絶縁膜５を選択酸
化法により形成する。次に分離絶縁膜５により電気的に
分離されたＮ型エピタキシャルシリコン層４の領域内に
P+型ベース領域７を形成する。ここでP+型ベース領域７
の内側表面から周回溝10を掘る。さらに、ベース領域７
の表面に酸化シリコン膜を形成する。これにより、周回
溝10の底面および側面は絶縁膜11（酸化シリコン膜）で
覆われる。次にこの周回溝10の内側にN+型エミッタ領域
８を形成するが、N+型エミッタ領域８の底面は周回溝10
の底面より上方に位置させる。さらにこのN+型エミッタ
領域上の酸化シリコン膜を開孔してコンタクト孔12を設
け、ディジット線を形成するアルミニウム電極９を形成
する。
以上で説明した本実施例と従来例とを比較すると、従来
例のエミッタ・ベース接合は、N+型エミッタ領域７の底
面及び側面に形成されるのに対し、本実施例では底面で
のみ形成される。
例のエミッタ・ベース接合は、N+型エミッタ領域７の底
面及び側面に形成されるのに対し、本実施例では底面で
のみ形成される。
このため、記憶素子に情報を書き込むとき、書込電流Iw
は、N+型エミッタ領域の底面にのみに集中して書き込ま
れ、コレクタ・ベース接合は破壊されない（ベース・エ
ミッタ接合との間の距離が従来例より大きく、電流も分
散し易い。）安定した書込が可能となる。このため、書
込歩留のよい記憶素子が得られる。
は、N+型エミッタ領域の底面にのみに集中して書き込ま
れ、コレクタ・ベース接合は破壊されない（ベース・エ
ミッタ接合との間の距離が従来例より大きく、電流も分
散し易い。）安定した書込が可能となる。このため、書
込歩留のよい記憶素子が得られる。
また、従来書込電流IwがN+型エミッタ領域の側面にも分
散されていたのに対して、本発明では電流が分散されな
いため、大電流を必要とせず、従来必要とされていた書
込電流130〜110mAが、80〜60mAと小さくなる。このため
書込電流通路に接続されている周辺回路素子の耐圧も小
さく設計することができ、高密度・高集積化が可能とな
る。
散されていたのに対して、本発明では電流が分散されな
いため、大電流を必要とせず、従来必要とされていた書
込電流130〜110mAが、80〜60mAと小さくなる。このため
書込電流通路に接続されている周辺回路素子の耐圧も小
さく設計することができ、高密度・高集積化が可能とな
る。
第３図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
この実施例は、N+型エミッタ領域８を区画する周回溝10
が分離絶縁膜５部に主として設けられている外は第１の
実施例と同様である。
が分離絶縁膜５部に主として設けられている外は第１の
実施例と同様である。
エミッタ面積が比較的大きくとれるので、メモリ・セル
面積が小さくてすむ利点がある。
面積が小さくてすむ利点がある。
次に、この実施例の製造方法について説明する。
シリコンからなるＰ型半導体基板１にN+型埋込層２及び
P+型埋込層３を選択的に形成する。次に上述のＰ型半導
体基板１上にＮ型シリコンエピタキシャル層４を成長さ
せる。次にＮ型シリコンエピタキシャル層４を選択的に
エッチングし、その後、酸化シリコン膜で分離絶縁膜５
を形成し、記憶素子形成領域を区画し電気的に分離す
る。次にＮ型シリコンエピタキシャル層４の表面及び側
面に、シリコン酸化膜からなる絶縁膜11を形成する。さ
らに分離絶縁膜５により電気的に分離されたＮ型シリコ
ンエピタキシャル層４の領域内にP+型ベース領域７を形
成する。次にこのP+型ベース領域７内にN+型エミッタ領
域８を形成するが、N+型エミッタ領域８の底面は、分離
絶縁膜５の表面より上方に位置させる。さらにこのN+型
エミッタ領域上の酸化シリコン膜を開孔してコンタクト
孔12を形成し、ディジット線を構成するアルミニウム電
極９を形成する。
P+型埋込層３を選択的に形成する。次に上述のＰ型半導
体基板１上にＮ型シリコンエピタキシャル層４を成長さ
せる。次にＮ型シリコンエピタキシャル層４を選択的に
エッチングし、その後、酸化シリコン膜で分離絶縁膜５
を形成し、記憶素子形成領域を区画し電気的に分離す
る。次にＮ型シリコンエピタキシャル層４の表面及び側
面に、シリコン酸化膜からなる絶縁膜11を形成する。さ
らに分離絶縁膜５により電気的に分離されたＮ型シリコ
ンエピタキシャル層４の領域内にP+型ベース領域７を形
成する。次にこのP+型ベース領域７内にN+型エミッタ領
域８を形成するが、N+型エミッタ領域８の底面は、分離
絶縁膜５の表面より上方に位置させる。さらにこのN+型
エミッタ領域上の酸化シリコン膜を開孔してコンタクト
孔12を形成し、ディジット線を構成するアルミニウム電
極９を形成する。
この実施例でも、前述の実施例と同様に、エミッタ・ベ
ース接合がN+型エミッタ領域７の底面にのみ形成される
ため、コレクタ・ベース接合の破壊のない安定した書込
が可能となり、書込歩留のよい記憶素子が得られ、ま
た、書込電流も小さくなり、周辺回路素子の高密度・高
集積化が可能となる。
ース接合がN+型エミッタ領域７の底面にのみ形成される
ため、コレクタ・ベース接合の破壊のない安定した書込
が可能となり、書込歩留のよい記憶素子が得られ、ま
た、書込電流も小さくなり、周辺回路素子の高密度・高
集積化が可能となる。
以上説明したように本発明は、エミッタ領域を溝で区画
しその側面を絶縁膜で覆うことにより、ベース領域との
接合部分をエミッタ領域の底面のみとすることができる
ので、安定した書込が可能となり、また書込電流が小さ
く出来るため、接合破壊型半導体記憶装置の書込歩留及
び集積度が改善される効果がある。
しその側面を絶縁膜で覆うことにより、ベース領域との
接合部分をエミッタ領域の底面のみとすることができる
ので、安定した書込が可能となり、また書込電流が小さ
く出来るため、接合破壊型半導体記憶装置の書込歩留及
び集積度が改善される効果がある。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの平面図、第２図は第１図のＸ−Ｘ′線断面図、第
３図は本発明の第２の実施例の主要部を示す半導体チッ
プの断面図、第４図は従来の記憶装置の等価回路図、第
５図は従来の例の主要部を示す半導体チップの断面図で
ある。 １……Ｐ型半導体基板、２……N+型埋込層、３……P+型
埋込層、４……Ｎ型シリコンエピタキシャル層、５……
分離絶縁膜、６……酸化膜層、７……P+型ベース領域、
８……N+型エミッタ領域、９……アルミニウム電極、10
……周回溝、11……絶縁膜、12……コンタクト孔、W0，
W1……ワード線、D0，D1……ディジット線、Q00，Q01，
Q10，Q11……記憶素子、Iw……書込電流、Ａ……書込電
流通路。
ップの平面図、第２図は第１図のＸ−Ｘ′線断面図、第
３図は本発明の第２の実施例の主要部を示す半導体チッ
プの断面図、第４図は従来の記憶装置の等価回路図、第
５図は従来の例の主要部を示す半導体チップの断面図で
ある。 １……Ｐ型半導体基板、２……N+型埋込層、３……P+型
埋込層、４……Ｎ型シリコンエピタキシャル層、５……
分離絶縁膜、６……酸化膜層、７……P+型ベース領域、
８……N+型エミッタ領域、９……アルミニウム電極、10
……周回溝、11……絶縁膜、12……コンタクト孔、W0，
W1……ワード線、D0，D1……ディジット線、Q00，Q01，
Q10，Q11……記憶素子、Iw……書込電流、Ａ……書込電
流通路。
Claims (1)
- 【請求項１】コレクタ、ベースおよびエミッタの各領域
を半導体基板に形成した縦型バイポーラ・トランジスタ
をメモリセルに含む接合破壊型半導体記憶装置におい
て、前記半導体基板の一主表面に選択的に形成された分
離絶縁膜にコレクタ・ベース接合の縁部が接触され、前
記エミッタ領域が前記ベース領域上に設けられ、側面お
よび底面を絶縁膜で被覆して前記エミッタ領域の周囲を
囲む周回溝の側面にベース・エミッタ接合の縁部が接触
され、前記ベース・エミッタ接合の面積が前記コレクタ
・ベース接合の面積より小さくなっていることを特徴と
する接合破壊型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19177087A JPH0732240B2 (ja) | 1987-07-30 | 1987-07-30 | 接合破壊型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19177087A JPH0732240B2 (ja) | 1987-07-30 | 1987-07-30 | 接合破壊型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435950A JPS6435950A (en) | 1989-02-07 |
| JPH0732240B2 true JPH0732240B2 (ja) | 1995-04-10 |
Family
ID=16280230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19177087A Expired - Lifetime JPH0732240B2 (ja) | 1987-07-30 | 1987-07-30 | 接合破壊型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732240B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218769A (ja) * | 1983-05-26 | 1984-12-10 | Nec Corp | 半導体記憶装置 |
-
1987
- 1987-07-30 JP JP19177087A patent/JPH0732240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6435950A (en) | 1989-02-07 |
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