JPS6038797B2 - センス増幅器 - Google Patents
センス増幅器Info
- Publication number
- JPS6038797B2 JPS6038797B2 JP52117198A JP11719877A JPS6038797B2 JP S6038797 B2 JPS6038797 B2 JP S6038797B2 JP 52117198 A JP52117198 A JP 52117198A JP 11719877 A JP11719877 A JP 11719877A JP S6038797 B2 JPS6038797 B2 JP S6038797B2
- Authority
- JP
- Japan
- Prior art keywords
- point
- sense amplifier
- transistor
- gate
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101001051799 Aedes aegypti Molybdenum cofactor sulfurase 3 Proteins 0.000 description 1
- 241000723353 Chrysanthemum Species 0.000 description 1
- 235000007516 Chrysanthemum Nutrition 0.000 description 1
- 241000282373 Panthera pardus Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はセンス増幅器、更に詳しくは半導体記憶装置の
出力を高速に読出すことのできるセンス増幅器に関する
。
出力を高速に読出すことのできるセンス増幅器に関する
。
読出し専用記憶装置（以下ＲＯＭと略記する）や乱呼出
し記憶装置（以下ＲＡＭと略記する）の容量が大きくな
るに従って、メモリー・セルの出力寄生容量が大きくな
ってその充放電時間も長くなり、高速動作を確保するた
めにはセンス増幅器が必要になる。
し記憶装置（以下ＲＡＭと略記する）の容量が大きくな
るに従って、メモリー・セルの出力寄生容量が大きくな
ってその充放電時間も長くなり、高速動作を確保するた
めにはセンス増幅器が必要になる。
従来のセンス増幅器は第１図に示すように、制御電極に
一定電位Ｖｃｃを印加された絶縁ゲート型電界効果トラ
ンジスタ（以下単にトランジスタという）と制御電極に
入力を加えるトランジスタを縦後援続してなるレベルシ
フタ的なものが使われている。
一定電位Ｖｃｃを印加された絶縁ゲート型電界効果トラ
ンジスタ（以下単にトランジスタという）と制御電極に
入力を加えるトランジスタを縦後援続してなるレベルシ
フタ的なものが使われている。
しかし、プログラム可能なＲＯＭ、すなわちＰＲＯＭの
ように出力レベル差の小さなものに対しては感度が鈍く
高速動作は期待できない。本発明はこのような事情に鑑
みてなされたもので高速度で高速のセンス増幅器を提供
することを目的とする。以下、実施例に従い図面を参照
して本発明を説明する。第２図において、テブレション
型トランジスタＴ，のゲートとドレィンとは共通接続さ
れて電源Ｖｃｃに導びかれ、Ｔ，のソースはェンハンン
メント型トランジスタＴ２のドレインに接続されている
。Ｔ２のゲートおよびソースはそれぞれＴ．のゲートお
よび接地点に接続されている。被比較用の入力信号、す
なわちメモリー・セルの出力信号はＴ，のソースとＴ２
のドレィン接続点Ａを経てェンハンスメント型トランジ
スタＴ３のゲートに導びかかれる。Ｔ３のドレィンには
ゲートとソースを接続したデブレション型の負荷トラン
ジスタＴ４が接続されている。また前記Ｔ，とＴ２から
なる回路と同型の回路においてソースとドレィンを接続
した点Ｂをリファレンス用の出力とし、Ｂ点の出力はト
ランジスタＴ５のゲートに接続されそのドレィンにまＴ
３に接続された負荷ＭＯＳと同様の負荷ＭＯＳＴ６が接
続される。Ｔ３とＴ５のソースには共通にトランジスタ
Ｔ７のドレィンが接続されており、そのトランジスタの
ソースは接地されている。テプレション型のトランジス
タＴ８のゲートとソースが接続された点ＣにはＴ９のゲ
ートとドレィンが接続され、Ｔ９のソースは接地されて
いる。なおＣ点はＴ７のゲートに接続されている。Ａ点
が低レベルに引き下げられた場合、ｔに流れる電流ｍ．
が制限され、Ｄ点は高レベルになる。Ｌに流れる電流Ｉ
Ｄ３はＬとＴ５に流れる電流でありＴ７は定電流型のト
ランジスタであるため相対的にＴ５に流れる電流ＩＤ２
が大きくなりＥ点は低レベルとなる。またＡ点が高レベ
ルになるとＴ３に流れる電流ｍ，が大きくなり、Ｄ点は
低レベルになる。相対的にＴ５に流れる電流ＩＤ２が制
限され、Ｅ点は高レベルとなる。第３図において、曲線
ＦはＴ４及びＬの負荷特性曲線である。
ように出力レベル差の小さなものに対しては感度が鈍く
高速動作は期待できない。本発明はこのような事情に鑑
みてなされたもので高速度で高速のセンス増幅器を提供
することを目的とする。以下、実施例に従い図面を参照
して本発明を説明する。第２図において、テブレション
型トランジスタＴ，のゲートとドレィンとは共通接続さ
れて電源Ｖｃｃに導びかれ、Ｔ，のソースはェンハンン
メント型トランジスタＴ２のドレインに接続されている
。Ｔ２のゲートおよびソースはそれぞれＴ．のゲートお
よび接地点に接続されている。被比較用の入力信号、す
なわちメモリー・セルの出力信号はＴ，のソースとＴ２
のドレィン接続点Ａを経てェンハンスメント型トランジ
スタＴ３のゲートに導びかかれる。Ｔ３のドレィンには
ゲートとソースを接続したデブレション型の負荷トラン
ジスタＴ４が接続されている。また前記Ｔ，とＴ２から
なる回路と同型の回路においてソースとドレィンを接続
した点Ｂをリファレンス用の出力とし、Ｂ点の出力はト
ランジスタＴ５のゲートに接続されそのドレィンにまＴ
３に接続された負荷ＭＯＳと同様の負荷ＭＯＳＴ６が接
続される。Ｔ３とＴ５のソースには共通にトランジスタ
Ｔ７のドレィンが接続されており、そのトランジスタの
ソースは接地されている。テプレション型のトランジス
タＴ８のゲートとソースが接続された点ＣにはＴ９のゲ
ートとドレィンが接続され、Ｔ９のソースは接地されて
いる。なおＣ点はＴ７のゲートに接続されている。Ａ点
が低レベルに引き下げられた場合、ｔに流れる電流ｍ．
が制限され、Ｄ点は高レベルになる。Ｌに流れる電流Ｉ
Ｄ３はＬとＴ５に流れる電流でありＴ７は定電流型のト
ランジスタであるため相対的にＴ５に流れる電流ＩＤ２
が大きくなりＥ点は低レベルとなる。またＡ点が高レベ
ルになるとＴ３に流れる電流ｍ，が大きくなり、Ｄ点は
低レベルになる。相対的にＴ５に流れる電流ＩＤ２が制
限され、Ｅ点は高レベルとなる。第３図において、曲線
ＦはＴ４及びＬの負荷特性曲線である。
曲線Ｇ，日及び１はＴ３及びＴ５の動作特性を示す。曲
線１はＡ点に入力が加わっていない状態のＴ３及びＴ５
の動作特性を示し、ＩＤ及びＩＤ２は同じ電流値である
。Ａ点が低レベルにされた場合はＴ３の動作特性は曲線
日のようになりＤ点のレベルはＦと日の交点Ｊ（Ｖ）と
なる。この場合Ｌの動作特性は曲線ＧのようになりＥ点
のレベルはＦとＧの交点Ｋ（Ｖ）となる。なおＡ点が高
レベルにされた場合は前記の逆相となるわけである。以
上の事からわかるように、Ａ点に入力が加わっていない
状態においてのＴ３及びＴ５に流れる電流値を変化させ
る事により、本センス増幅器の感度を制御出来る。
線１はＡ点に入力が加わっていない状態のＴ３及びＴ５
の動作特性を示し、ＩＤ及びＩＤ２は同じ電流値である
。Ａ点が低レベルにされた場合はＴ３の動作特性は曲線
日のようになりＤ点のレベルはＦと日の交点Ｊ（Ｖ）と
なる。この場合Ｌの動作特性は曲線ＧのようになりＥ点
のレベルはＦとＧの交点Ｋ（Ｖ）となる。なおＡ点が高
レベルにされた場合は前記の逆相となるわけである。以
上の事からわかるように、Ａ点に入力が加わっていない
状態においてのＴ３及びＴ５に流れる電流値を変化させ
る事により、本センス増幅器の感度を制御出来る。
Ｔ３及び上に流れる電流値はＴ７によって制御されてい
るため、Ｔ７のゲートに加わる電圧を変化することによ
り容易に電流値を設定する事が出来る。ところで、第２
図のＦ点の電位は完全な低レベルにならないので、Ｄ点
及びＥ点の電位も完全な低レベルとはならないので、点
線で囲んで示してある差動増幅器でレベルシフトする。
るため、Ｔ７のゲートに加わる電圧を変化することによ
り容易に電流値を設定する事が出来る。ところで、第２
図のＦ点の電位は完全な低レベルにならないので、Ｄ点
及びＥ点の電位も完全な低レベルとはならないので、点
線で囲んで示してある差動増幅器でレベルシフトする。
この葦動増幅器の構成を説明すると、ソースを共続接続
されて接地されたトランジスタＴ，。及びＴ，．のドレ
インを共通接続してＴ，２のソースに接続し、Ｔ，２の
ドレィンはＶｑに接続されている。同様に、トランジス
タＴ，３，Ｔ，４およびＴ，５で同型の回路が構成され
ていて、Ｔ，２とＴ，４のゲートにはＤ点の出力ＯＵＴ
が供給され、Ｔ，５とＴ，ｏのゲートにはＥ点の出力Ｏ
ＵＴが供給されている。Ｔ，．のゲートはＴ，３及びＴ
，４のドレィンとＴ，５のソースの共通接続点８と接続
されていて、そこから出力ＯＵＴ′が得られ、同様にＴ
，３のゲートはＴ，ｏ及びＴ，．のドレィンとＴ，２の
ソースの共通接続点Ｄ′に接続されていて、そこから出
力ＯＵＴ′が得られる。第２図Ａ点の電位が第４図ａの
波形Ａの様に変化した場合第２図Ｄ点の電位は第４図ｂ
の波形○のように変化する。
されて接地されたトランジスタＴ，。及びＴ，．のドレ
インを共通接続してＴ，２のソースに接続し、Ｔ，２の
ドレィンはＶｑに接続されている。同様に、トランジス
タＴ，３，Ｔ，４およびＴ，５で同型の回路が構成され
ていて、Ｔ，２とＴ，４のゲートにはＤ点の出力ＯＵＴ
が供給され、Ｔ，５とＴ，ｏのゲートにはＥ点の出力Ｏ
ＵＴが供給されている。Ｔ，．のゲートはＴ，３及びＴ
，４のドレィンとＴ，５のソースの共通接続点８と接続
されていて、そこから出力ＯＵＴ′が得られ、同様にＴ
，３のゲートはＴ，ｏ及びＴ，．のドレィンとＴ，２の
ソースの共通接続点Ｄ′に接続されていて、そこから出
力ＯＵＴ′が得られる。第２図Ａ点の電位が第４図ａの
波形Ａの様に変化した場合第２図Ｄ点の電位は第４図ｂ
の波形○のように変化する。
その場合〇点の出力の電位はＤ点の電位からトランジス
タＴ，２の関値電圧ＶＴを引いた値にほぼ等しい電位と
なり第４図ｂの波形Ｄ′の様に変化する。同様にＥ′点
の電位もＥ点の電位からＶＴを引いた値にほぼ等しい電
位（第４図ｃの波形Ｅ′）となり次段のトランジスタを
駆動するために十分な高レベル及びレベルが取り出せる
。以上説明したように本発明によれば、差動増幅器を用
いているため、センス増幅器の高感度化・高速化に著し
い効果がある。
タＴ，２の関値電圧ＶＴを引いた値にほぼ等しい電位と
なり第４図ｂの波形Ｄ′の様に変化する。同様にＥ′点
の電位もＥ点の電位からＶＴを引いた値にほぼ等しい電
位（第４図ｃの波形Ｅ′）となり次段のトランジスタを
駆動するために十分な高レベル及びレベルが取り出せる
。以上説明したように本発明によれば、差動増幅器を用
いているため、センス増幅器の高感度化・高速化に著し
い効果がある。
なお、以上の説明はＮチャンネルトランジスタを用いて
説明したＰチャンネルトランジスタを用いてもよいこと
はいうまでもない。
説明したＰチャンネルトランジスタを用いてもよいこと
はいうまでもない。
第１図は従来のセンス増幅器の回路図、第２図は本発明
の１実施例の回路図、第３図はトランジスタＴ３および
Ｔ５の動作特性を示す曲線図、第４図ａないしｃは第２
図の点線で囲んだ回路の動作波形図である。 Ｖｃｃ・・・電源、Ｔ，，Ｔ２，ｔ，Ｌ・・・テプレシ
ョン型絶縁ゲート効果トランジスタ、Ｌ，Ｔ３，Ｌ，Ｔ
７，Ｔ９，Ｔ，，，Ｔ，２，Ｔ，３，Ｔ，４，Ｔ，５，
”工ンハンスメント型絶縁ゲート電界効果トランジスタ
。 第４函豹１図 豹２図 菊３図
の１実施例の回路図、第３図はトランジスタＴ３および
Ｔ５の動作特性を示す曲線図、第４図ａないしｃは第２
図の点線で囲んだ回路の動作波形図である。 Ｖｃｃ・・・電源、Ｔ，，Ｔ２，ｔ，Ｌ・・・テプレシ
ョン型絶縁ゲート効果トランジスタ、Ｌ，Ｔ３，Ｌ，Ｔ
７，Ｔ９，Ｔ，，，Ｔ，２，Ｔ，３，Ｔ，４，Ｔ，５，
”工ンハンスメント型絶縁ゲート電界効果トランジスタ
。 第４函豹１図 豹２図 菊３図
Claims (1)
- １ ソースを共通に接続された第１および第２の絶縁ゲ
ート型電界効果トランジスタのゲートにそれぞれ被比較
用入力およびリフアレンス入力を印加してそれぞれのト
ランジスタからこれら２入力のレベル差を対応して取り
出される互いに逆相の２出力を差動形式に接続されたレ
ベルシフト回路を通して出力するようにしたことを特徴
とするセンス増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52117198A JPS6038797B2 (ja) | 1977-09-28 | 1977-09-28 | センス増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52117198A JPS6038797B2 (ja) | 1977-09-28 | 1977-09-28 | センス増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5450241A JPS5450241A (en) | 1979-04-20 |
| JPS6038797B2 true JPS6038797B2 (ja) | 1985-09-03 |
Family
ID=14705814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52117198A Expired JPS6038797B2 (ja) | 1977-09-28 | 1977-09-28 | センス増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038797B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0164491U (ja) * | 1987-10-21 | 1989-04-25 |
-
1977
- 1977-09-28 JP JP52117198A patent/JPS6038797B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0164491U (ja) * | 1987-10-21 | 1989-04-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5450241A (en) | 1979-04-20 |
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