JPS6038798B2 - 不揮発性半導体メモリ回路 - Google Patents
不揮発性半導体メモリ回路Info
- Publication number
- JPS6038798B2 JPS6038798B2 JP56211398A JP21139881A JPS6038798B2 JP S6038798 B2 JPS6038798 B2 JP S6038798B2 JP 56211398 A JP56211398 A JP 56211398A JP 21139881 A JP21139881 A JP 21139881A JP S6038798 B2 JPS6038798 B2 JP S6038798B2
- Authority
- JP
- Japan
- Prior art keywords
- control gate
- semiconductor memory
- voltage
- memory circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
‘１〕 発明の技術分野
本発明は不揮発性半導体メモリ回路、特にＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ
ｍｍａｂｌｅＲｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）回路に
関する。
（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａ
ｍｍａｂｌｅＲｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）回路に
関する。
■ 技術の背景近年、電気的に書込み・消去可能な不揮
発性半導体メモリ回路が多用され出している。
発性半導体メモリ回路が多用され出している。
これは紫外線を用いる等の不便が無いからである。その
構造断面図を第３図に示す。ＳＵＢは基板、Ｓ，Ｄはソ
ース、ドレィン領域，１は絶縁膜、ＦＧ，ＣＧはフロー
テイングゲート，コントロールゲートである。その書込
み、消去の原理は、いわゆるトンネル効果であり、メモ
リセルを構成するＭＯＳトランジスタのフローテイング
ゲートＦＧとドレインＤ間に形成される薄膜１′よって
いる。このフローテイングゲートＦＧ上にはさらにコン
デンサ結合するコントロールゲートＣＧが設けられ、こ
れらコントロールゲートＣＧ，ドレィンＤ等に印加すべ
き電圧レベルを変えることにより、書込みモード，読出
しモード，消去モードを設定する。この場合、コントロ
ールゲートＣＧに印加する電圧、すなわち消去用電圧、
書込み用電圧および議出し用電圧は、後述する電圧発生
手段から発生する電圧がコントロールゲート選択用コラ
ム線を通して指定のＭＯＳトランジスタセルのコントロ
ールゲートに印加される。不揮発性半導体メモリ回路に
おいて、該ＭＯＳトランジスタセルにコントロールゲー
ト電圧が如何に効率良く与えられるかは１つの重要な課
題である。‘３｝ 従来技術と問題真 第１図は一般的な不揮発性半導体メモリ回路の全体を示
す回路図である。
構造断面図を第３図に示す。ＳＵＢは基板、Ｓ，Ｄはソ
ース、ドレィン領域，１は絶縁膜、ＦＧ，ＣＧはフロー
テイングゲート，コントロールゲートである。その書込
み、消去の原理は、いわゆるトンネル効果であり、メモ
リセルを構成するＭＯＳトランジスタのフローテイング
ゲートＦＧとドレインＤ間に形成される薄膜１′よって
いる。このフローテイングゲートＦＧ上にはさらにコン
デンサ結合するコントロールゲートＣＧが設けられ、こ
れらコントロールゲートＣＧ，ドレィンＤ等に印加すべ
き電圧レベルを変えることにより、書込みモード，読出
しモード，消去モードを設定する。この場合、コントロ
ールゲートＣＧに印加する電圧、すなわち消去用電圧、
書込み用電圧および議出し用電圧は、後述する電圧発生
手段から発生する電圧がコントロールゲート選択用コラ
ム線を通して指定のＭＯＳトランジスタセルのコントロ
ールゲートに印加される。不揮発性半導体メモリ回路に
おいて、該ＭＯＳトランジスタセルにコントロールゲー
ト電圧が如何に効率良く与えられるかは１つの重要な課
題である。‘３｝ 従来技術と問題真 第１図は一般的な不揮発性半導体メモリ回路の全体を示
す回路図である。
不簾発性半導体メモリ回路１０はバイアス回路部分１１
を含む電圧発生手段２０と、複数のコラム選択線１２ｉ
，１２ｊとく２本のみ示す）、複数のロウ線１３ｋ，１
３１（２本のみ示す）と、複数のビット線Ｂ，．，Ｂ２
，・・・８８，単，，・・・Ｂ囚を具備する。このロウ
線１３ｋ，１３１とビット線Ｂ，…との交差部に第３図
に示すＭＯＳトランジスター ４とそれを選択する選択
トランジスタ２２のベアよりなるメモリセルが設けられ
ている。選択トランジスタ２２はロウ線１３ｋ，１３１
とビット線Ｂ．・・・に接続され、記憶用のＭＯＳトラ
ンジスター４は選択トランジスタ２２と直列に接続され
、そのソースはソ−ス電位決定回路２１に接続されてい
る。このメモリセルは８個を１つの単位（ｌ ｂｙに）とし、各単位のコントロールゲートは、コラム
ゲートトランジスター５ｉ，１５ｊ、コントロールゲー
ト選択用コラム線ＣＧＳ及びロウコントロールゲート選
択トランジスター６ｋｌ，１６ｋ２，１６１１，１６１
２を介して電圧発生手段２０１こ接続される。
を含む電圧発生手段２０と、複数のコラム選択線１２ｉ
，１２ｊとく２本のみ示す）、複数のロウ線１３ｋ，１
３１（２本のみ示す）と、複数のビット線Ｂ，．，Ｂ２
，・・・８８，単，，・・・Ｂ囚を具備する。このロウ
線１３ｋ，１３１とビット線Ｂ，…との交差部に第３図
に示すＭＯＳトランジスター ４とそれを選択する選択
トランジスタ２２のベアよりなるメモリセルが設けられ
ている。選択トランジスタ２２はロウ線１３ｋ，１３１
とビット線Ｂ．・・・に接続され、記憶用のＭＯＳトラ
ンジスター４は選択トランジスタ２２と直列に接続され
、そのソースはソ−ス電位決定回路２１に接続されてい
る。このメモリセルは８個を１つの単位（ｌ ｂｙに）とし、各単位のコントロールゲートは、コラム
ゲートトランジスター５ｉ，１５ｊ、コントロールゲー
ト選択用コラム線ＣＧＳ及びロウコントロールゲート選
択トランジスター６ｋｌ，１６ｋ２，１６１１，１６１
２を介して電圧発生手段２０１こ接続される。
ＣＬ○，．・・・ＣＬ○，８，ＣＬＣ２．・・・ＣＬＧ
２８はコラム選択トランジスタで、ビット線Ｂ，．…Ｂ
２８を出力バス１７（８ビットのバスを示す）に接続す
るトランジスタである。
２８はコラム選択トランジスタで、ビット線Ｂ，．…Ｂ
２８を出力バス１７（８ビットのバスを示す）に接続す
るトランジスタである。
そして出力バス１７にビット対応でセンスアンプ回路（
１８ｉｎは入力部，１靴ｕｔは出力部）１８（８ビット
のうち１ビットのみ示す）が設けられ、出力バッファ回
路１９よりデータＤｏｕｔが謙出される。書込み時には
所望のメモリセル群の選択トランジスタ２２をオンにし
、電圧発生部２０にて書込み信号Ｗが与えられ、トラン
ジスタＱｗをオンにして、接地電位ＧＮＤを発生する。
１８ｉｎは入力部，１靴ｕｔは出力部）１８（８ビット
のうち１ビットのみ示す）が設けられ、出力バッファ回
路１９よりデータＤｏｕｔが謙出される。書込み時には
所望のメモリセル群の選択トランジスタ２２をオンにし
、電圧発生部２０にて書込み信号Ｗが与えられ、トラン
ジスタＱｗをオンにして、接地電位ＧＮＤを発生する。
この電位はコラムゲートトランジスター５，コントロー
ルゲ−ト選択用コラム線ＣＯＳ，ロウコントロールゲー
ト選択トランジスター６を介して、指定のセル群（８ビ
ット毎）のコントロールゲートＣＧに印加される。消去
時には電圧発生部２０‘こて消去信号Ｅが与えられ、ト
ランジスタＱＥをオンにして例えば２０Ｖの電圧ＶＰＰ
が発生し、それを同様に指定のセル群のコントロールゲ
ートＣＧに印加する。議出し時には電圧発生部２川こて
、読出し信号Ｒが与えられトランジスタＱＲをオンにし
、所定のバイアス電圧が発生し、それを該コントロール
ゲ−トＣＧに印加し、指定のセル群の８ビットの内容を
並列的に読み出す。ところで、上述した不揮発生半導体
メモリ回路には２つの問題点があった。
ルゲ−ト選択用コラム線ＣＯＳ，ロウコントロールゲー
ト選択トランジスター６を介して、指定のセル群（８ビ
ット毎）のコントロールゲートＣＧに印加される。消去
時には電圧発生部２０‘こて消去信号Ｅが与えられ、ト
ランジスタＱＥをオンにして例えば２０Ｖの電圧ＶＰＰ
が発生し、それを同様に指定のセル群のコントロールゲ
ートＣＧに印加する。議出し時には電圧発生部２川こて
、読出し信号Ｒが与えられトランジスタＱＲをオンにし
、所定のバイアス電圧が発生し、それを該コントロール
ゲ−トＣＧに印加し、指定のセル群の８ビットの内容を
並列的に読み出す。ところで、上述した不揮発生半導体
メモリ回路には２つの問題点があった。
‘１｝ 消去時における前記電圧ＶＰＰ（例えば２０Ｖ
）がＭＯＳトランジスター ４のコントロールゲ−トＣ
Ｏにそっくりそのまま印加されず、例えば約１８Ｖに低
下したレベルで印加される。
）がＭＯＳトランジスター ４のコントロールゲ−トＣ
Ｏにそっくりそのまま印加されず、例えば約１８Ｖに低
下したレベルで印加される。
このために、消去エラーを生ずることがあった。‘２）
議出し時の速度が遅い。
議出し時の速度が遅い。
上記問題点の【１｝および‘２）の要因は主としてェン
ハンスメント形のＭＯＳトランジスタからなるコラムゲ
ートトランジスタ１５，ロウコントロールゲート選択ト
ランジスタ１６が用いられているからである。
ハンスメント形のＭＯＳトランジスタからなるコラムゲ
ートトランジスタ１５，ロウコントロールゲート選択ト
ランジスタ１６が用いられているからである。
エンハンスメント形であることから、ここを通過する消
去電圧（２０Ｖ）は、同じ電圧が印加されるゲートの電
位よりそのスレッショルドレベル電圧Ｖｔｎ（約ＩＶ）
分だけ減衰を受けることになる。これが上記問題点ｍを
引起す。又、これらの電圧発生手段２０とコントロール
ゲートとの間のトランジスター５，１６がェンハンスメ
ント形のＭＯＳトランジスタからなることから、これら
を選択するための信号が各ゲートに与えられてからそれ
ぞれが完全にターンオンするまでの遅れ時間およびコン
トロールゲート容量等の充電時間が不可避であり、上記
問題点■を引起す。触 発明の目的 本発明は上記問題点に鑑み、消去電圧ＶＰＰの減衰が無
く且つ読出し速度を向上できる不揮発性半導体メモリ回
路を提案することを目的とするものである。
去電圧（２０Ｖ）は、同じ電圧が印加されるゲートの電
位よりそのスレッショルドレベル電圧Ｖｔｎ（約ＩＶ）
分だけ減衰を受けることになる。これが上記問題点ｍを
引起す。又、これらの電圧発生手段２０とコントロール
ゲートとの間のトランジスター５，１６がェンハンスメ
ント形のＭＯＳトランジスタからなることから、これら
を選択するための信号が各ゲートに与えられてからそれ
ぞれが完全にターンオンするまでの遅れ時間およびコン
トロールゲート容量等の充電時間が不可避であり、上記
問題点■を引起す。触 発明の目的 本発明は上記問題点に鑑み、消去電圧ＶＰＰの減衰が無
く且つ読出し速度を向上できる不揮発性半導体メモリ回
路を提案することを目的とするものである。
■ 発明の構成
上記目的を達成するために本発明は電圧発生手段２０と
コントロールゲートＣＧとの間のコラムゲートトランジ
スタおよびｏウコントロールゲ−ト選択トランジスタを
共にデプレッション（ｄｅｐｌｅｔｉｏｎ）形ＭＯＳト
ランジスタで構成したことを特徴とするものである。
コントロールゲートＣＧとの間のコラムゲートトランジ
スタおよびｏウコントロールゲ−ト選択トランジスタを
共にデプレッション（ｄｅｐｌｅｔｉｏｎ）形ＭＯＳト
ランジスタで構成したことを特徴とするものである。
‘６｝ 発明の実施例
本発明を図面に用いて説明する。
第２図は第１図において本発明を適用した部分のみを取
り出して示す回路図である。本図において第１図と同一
の構成要素には同一の参照番号（記号）を付して示す。
本図に示すとおり、第１図のェンハンスメント形ＭＯＳ
トランジスタからなるコラムゲートトランジスター５ｉ
，１５ｊおよびロウコントロールゲート選択トランジス
ター６ｋｌ，１６ｋ２，１６１１，１６１２等はそれぞ
れデプレッション形ＭＯＳトランジスタ２５ｉ，２５ｊ
，２６ｋｌ，２６ｋ２，２６１１，２６１２等に置き換
えられている。これらデプレッション形ＭＯＳトランジ
スタは通常約−２Ｖのスレッショルドレベル電圧Ｖｔｈ
を有しており、ノーマリオンの形になるから上記問題点
ｍは解消される。又、非選択のＭＯＳトランジスター
４についてみると、例え非選択であってもそのコントロ
ールゲート電圧は既にトランジスタ４５，２６等のゲー
ト電位ＯＶよりＩＶｔｈｌ高い約２Ｖ程度上昇したレベ
ルに置かれる。そうすると実際に選択されるとき‘こは
、かなり充電が進んでいることから、完全に読出し状態
に至るまでに殆んど時間を要しない。これにより上記問
題点｛２）‘ま解消される。（７｝ 発明の効果 以上説明したように本発明によれば消去電圧の減衰を伴
なわず且つ高速読出しに通した不揮発性半導体メモリ回
路が実現される。
り出して示す回路図である。本図において第１図と同一
の構成要素には同一の参照番号（記号）を付して示す。
本図に示すとおり、第１図のェンハンスメント形ＭＯＳ
トランジスタからなるコラムゲートトランジスター５ｉ
，１５ｊおよびロウコントロールゲート選択トランジス
ター６ｋｌ，１６ｋ２，１６１１，１６１２等はそれぞ
れデプレッション形ＭＯＳトランジスタ２５ｉ，２５ｊ
，２６ｋｌ，２６ｋ２，２６１１，２６１２等に置き換
えられている。これらデプレッション形ＭＯＳトランジ
スタは通常約−２Ｖのスレッショルドレベル電圧Ｖｔｈ
を有しており、ノーマリオンの形になるから上記問題点
ｍは解消される。又、非選択のＭＯＳトランジスター
４についてみると、例え非選択であってもそのコントロ
ールゲート電圧は既にトランジスタ４５，２６等のゲー
ト電位ＯＶよりＩＶｔｈｌ高い約２Ｖ程度上昇したレベ
ルに置かれる。そうすると実際に選択されるとき‘こは
、かなり充電が進んでいることから、完全に読出し状態
に至るまでに殆んど時間を要しない。これにより上記問
題点｛２）‘ま解消される。（７｝ 発明の効果 以上説明したように本発明によれば消去電圧の減衰を伴
なわず且つ高速読出しに通した不揮発性半導体メモリ回
路が実現される。
第１図は一般的な不揮発性半導体メモリ回路の全体を示
す回路図、第２図は第１図において本発明を適用した部
分のみを取り出して示す回路図、第３図は従来のメモリ
セルのＭＯＳトランジスタの断面図である。 １０・・・不揮発性半導体メモリ回路、２０・・・電圧
発生手段、１２ｉ，１２ｉ・・・コラム選択線、１３ｋ
，１ ３ １・・・ｏウ線、１ ４・・・ＭＯＳトラン
ジスタ、２５ｉ，２５ｉ…コラムゲートトランジスタ、
２６ｋｌ，２６ｋ２，２６１１，２６１２…ロウコント
ロールゲート選択トランジスタ、ＦＧ…フローテイング
ゲート、ＣＧ・・・コントロールゲート。 第２図 第１図 第３図
す回路図、第２図は第１図において本発明を適用した部
分のみを取り出して示す回路図、第３図は従来のメモリ
セルのＭＯＳトランジスタの断面図である。 １０・・・不揮発性半導体メモリ回路、２０・・・電圧
発生手段、１２ｉ，１２ｉ・・・コラム選択線、１３ｋ
，１ ３ １・・・ｏウ線、１ ４・・・ＭＯＳトラン
ジスタ、２５ｉ，２５ｉ…コラムゲートトランジスタ、
２６ｋｌ，２６ｋ２，２６１１，２６１２…ロウコント
ロールゲート選択トランジスタ、ＦＧ…フローテイング
ゲート、ＣＧ・・・コントロールゲート。 第２図 第１図 第３図
Claims (1)
- １ 複数ビツト線および複数のロウ線と、該ビツト線と
ロウ線の交差部に設けられそれぞれがフローテイングゲ
ートを内蔵すると共にコントロールゲートを備えたＭＯ
Ｓトランジスタを具備する不揮発性メモリセル群と、該
コントロールゲートに印加する所定の電圧を発生する電
圧発生手段とを具備してなり、前記コントロールゲート
と前記電圧発生手段との間に設けたＭＯＳトランジスタ
をデプレツシヨン形ＭＯＳトランジスタで構成するよう
にしたことを特徴とする不揮発性半導体メモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211398A JPS6038798B2 (ja) | 1981-12-29 | 1981-12-29 | 不揮発性半導体メモリ回路 |
| DE8282306993T DE3279855D1 (en) | 1981-12-29 | 1982-12-30 | Nonvolatile semiconductor memory circuit |
| EP82306993A EP0085260B1 (en) | 1981-12-29 | 1982-12-30 | Nonvolatile semiconductor memory circuit |
| IE3103/82A IE55327B1 (en) | 1981-12-29 | 1982-12-30 | Nonvolatile semiconductor memory circuit |
| US06/844,257 US4677590A (en) | 1981-12-29 | 1986-03-24 | Nonvolatile semiconductor memory circuit including dummy sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211398A JPS6038798B2 (ja) | 1981-12-29 | 1981-12-29 | 不揮発性半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58118093A JPS58118093A (ja) | 1983-07-13 |
| JPS6038798B2 true JPS6038798B2 (ja) | 1985-09-03 |
Family
ID=16605301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56211398A Expired JPS6038798B2 (ja) | 1981-12-29 | 1981-12-29 | 不揮発性半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038798B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743948B2 (ja) * | 1985-08-16 | 1995-05-15 | 三菱電機株式会社 | 半導体記憶装置 |
-
1981
- 1981-12-29 JP JP56211398A patent/JPS6038798B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58118093A (ja) | 1983-07-13 |
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