JPS6040709B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6040709B2 JPS6040709B2 JP53117249A JP11724978A JPS6040709B2 JP S6040709 B2 JPS6040709 B2 JP S6040709B2 JP 53117249 A JP53117249 A JP 53117249A JP 11724978 A JP11724978 A JP 11724978A JP S6040709 B2 JPS6040709 B2 JP S6040709B2
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- Japan
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- region
- conductivity type
- drain
- source
- gate
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Description
【発明の詳細な説明】
本発明は、チャージ・ポンプング・メモリ（要すれば特
鹿昭５２一７０８６２号参照）と呼ばれる半導体記憶装
置の改良に関する。
鹿昭５２一７０８６２号参照）と呼ばれる半導体記憶装
置の改良に関する。
この種の記憶装置では、１個メモリ・セルが１個のＳＯ
Ｓ型ＭＯＳトランジスタで構成されていて、そのフロー
ティング・チャネル領域に電荷が蓄積されているか否か
に依ってバック・ゲート効果で見雛上の闘値電圧ｙ比が
変化し、ソース・ドレイン間及びソース・ゲート間に電
圧を加えた場合にドレィン電流ｌｏに差を生ずるので、
その差を読み取ることで特定セルの情報を諒し取ること
ができるようになっている。
Ｓ型ＭＯＳトランジスタで構成されていて、そのフロー
ティング・チャネル領域に電荷が蓄積されているか否か
に依ってバック・ゲート効果で見雛上の闘値電圧ｙ比が
変化し、ソース・ドレイン間及びソース・ゲート間に電
圧を加えた場合にドレィン電流ｌｏに差を生ずるので、
その差を読み取ることで特定セルの情報を諒し取ること
ができるようになっている。
そして、書込みはチャネル領域（反転層）から鰭荷が注
入されることに依って行なわれる。ところで、このよう
な記憶菱贋では、ＳＯＳ特有の大きな接合ＩＪ−ク電流
のためにフローティング・チャネル領域の蓄積電荷が短
時間で消失してしまうことが欠点になっている。
入されることに依って行なわれる。ところで、このよう
な記憶菱贋では、ＳＯＳ特有の大きな接合ＩＪ−ク電流
のためにフローティング・チャネル領域の蓄積電荷が短
時間で消失してしまうことが欠点になっている。
バルク型ＭＯＳトランジスタでは接合リーク電流は小さ
いので、ＳＯＳ型ＭＯＳトランジスタをそれに代替させ
ようとすると、チャネル領域を基板から分離してフロー
ティングに保つための新たな接合が必要である。その接
合はソース領域及びドレィン領域も含むような大面積の
ものが必要になる。従って、接合に於ける単位面積当り
のり−ク電流はＳＯＳ型のそれに比較して小さいものの
、面積が大きいことから、全体としてのりーク電流は大
になり、電荷の保持時間を改善することはできない。本
発明は、理込み酸化層を有するトランジスタ（８０ＭＯ
Ｓトランジスタ）を用いて装置を構成し、情報保持時間
を長くしようとするものであり、以下これを詳細に説明
する。
いので、ＳＯＳ型ＭＯＳトランジスタをそれに代替させ
ようとすると、チャネル領域を基板から分離してフロー
ティングに保つための新たな接合が必要である。その接
合はソース領域及びドレィン領域も含むような大面積の
ものが必要になる。従って、接合に於ける単位面積当り
のり−ク電流はＳＯＳ型のそれに比較して小さいものの
、面積が大きいことから、全体としてのりーク電流は大
になり、電荷の保持時間を改善することはできない。本
発明は、理込み酸化層を有するトランジスタ（８０ＭＯ
Ｓトランジスタ）を用いて装置を構成し、情報保持時間
を長くしようとするものであり、以下これを詳細に説明
する。
第１図は本発明一実施例の姿部説明図である。
図に於いて、１はｎ十型半導体基板、２はェピタキシャ
ル成長のｐ型半導体層、３は埋込み酸化層、４はェピタ
キシャル成長のｐ‐型単結晶半導体層、４′は多結晶半
導体層、５は絶縁分離領域、６はゲート酸化膜、７はシ
リコン・ゲート電極、８はｎ十型ソース領域、９はげ型
ドレィン領域、Ｓはソース電極、Ｄはドレィン電極、Ｇ
はゲート電極である。また、ソース亀極Ｓはビット線Ｂ
Ｌに、ドレィン電極Ｄはプリ・チャージ線（電源）ＰＬ
に、ゲート電極Ｇはワード線Ｗにそれぞれ接続されてい
る。この装置は次のようにして動作させるものである。
ル成長のｐ型半導体層、３は埋込み酸化層、４はェピタ
キシャル成長のｐ‐型単結晶半導体層、４′は多結晶半
導体層、５は絶縁分離領域、６はゲート酸化膜、７はシ
リコン・ゲート電極、８はｎ十型ソース領域、９はげ型
ドレィン領域、Ｓはソース電極、Ｄはドレィン電極、Ｇ
はゲート電極である。また、ソース亀極Ｓはビット線Ｂ
Ｌに、ドレィン電極Ｄはプリ・チャージ線（電源）ＰＬ
に、ゲート電極Ｇはワード線Ｗにそれぞれ接続されてい
る。この装置は次のようにして動作させるものである。
尚、Ｖｏｏは電源レベルを示している。ソース ゲ
ー ト ドレイン（ロゥ．レリレ） ｏ ち
。
ー ト ドレイン（ロゥ．レリレ） ｏ ち
。
→ ｏ書込み （立下りを遠く） ＶＤＤ事
／葦らレベレ）。
／葦らレベレ）。
心Ｄ→。 〇（立下りを遅く）
読出 し Ｏ ＶｏＤ ＶＤｏ
上記動作例においては所謂チャージ・ポンプ効果を利用
している。
上記動作例においては所謂チャージ・ポンプ効果を利用
している。
即ち、ロウ・レベル書込時にはドレィンにＶｏｏを与え
た状態でゲート電圧を闘値以上の電圧から急激に０に落
すため、チャネル中に存在した電子がゲート下のェピタ
キシャル層２，４（以下チャネル形成領域と称する）内
に多量に残留し、その電位を変化させて、結果的にバッ
ク・ゲート効果による見頚上の閥値電圧Ｖｔｈの変化を
引起すことになる。これに反してハイ・レベル書込時に
は、ゲート電圧の変化が遅いため上記の如きチャージ・
ポンプ効果は起らず、負電荷のチャネル形成領域への蓄
積も生じない。こ時ドレィンへの印加電圧は０であって
もＶ。Ｄであってもよい。議出し時にはゲ−ト及びドレ
ィンに所定の電圧Ｖ血を印加し、ソース・ドレィン間を
流れる電流を検出すれば、ロウ・レベル書込みによりバ
ック・ゲート効果が生ずる場合にはハィ・レベル書込み
状態に比較してより僅かな電流，例えば１／２しか流れ
ないことから、１，０の検出が可能である。
た状態でゲート電圧を闘値以上の電圧から急激に０に落
すため、チャネル中に存在した電子がゲート下のェピタ
キシャル層２，４（以下チャネル形成領域と称する）内
に多量に残留し、その電位を変化させて、結果的にバッ
ク・ゲート効果による見頚上の閥値電圧Ｖｔｈの変化を
引起すことになる。これに反してハイ・レベル書込時に
は、ゲート電圧の変化が遅いため上記の如きチャージ・
ポンプ効果は起らず、負電荷のチャネル形成領域への蓄
積も生じない。こ時ドレィンへの印加電圧は０であって
もＶ。Ｄであってもよい。議出し時にはゲ−ト及びドレ
ィンに所定の電圧Ｖ血を印加し、ソース・ドレィン間を
流れる電流を検出すれば、ロウ・レベル書込みによりバ
ック・ゲート効果が生ずる場合にはハィ・レベル書込み
状態に比較してより僅かな電流，例えば１／２しか流れ
ないことから、１，０の検出が可能である。
読出し終了後は、記憶の破壊を避けるためゲート電圧の
立上りは遅くしてチャージ・ポンプ効果が起らないよう
にするのがよい。
立上りは遅くしてチャージ・ポンプ効果が起らないよう
にするのがよい。
また消去を行なうためには、例えばソース・ドレイン間
にアバランシェを起すだけの電圧を印加してチャネル形
成領域へ正孔をアバランシェ注入し、蓄積した電子を打
消すようにすれば良い。尚、チャネル形成領域への電荷
の注入朗ち書込みにはチャージ・ポンプ効果以外に形成
のアバランシェ注入等も利用でき、書込み議出し動作は
上記例に限定されるものではない。
にアバランシェを起すだけの電圧を印加してチャネル形
成領域へ正孔をアバランシェ注入し、蓄積した電子を打
消すようにすれば良い。尚、チャネル形成領域への電荷
の注入朗ち書込みにはチャージ・ポンプ効果以外に形成
のアバランシェ注入等も利用でき、書込み議出し動作は
上記例に限定されるものではない。
本実施例では、チャネル形成領域を基板１から分離する
ための接合がチャネル領域の下側のみに形成されている
ので、その面積は通常のバルク型ＭＯＳトランジスタに
於いて同機のｐｎ接合分離を図った場合に比べ著しく小
さく、そして、接合に於ける単位面積当りのりーク電流
は通常のバルク型ＭＯＳトランジスタと同様に小さい。
ための接合がチャネル領域の下側のみに形成されている
ので、その面積は通常のバルク型ＭＯＳトランジスタに
於いて同機のｐｎ接合分離を図った場合に比べ著しく小
さく、そして、接合に於ける単位面積当りのりーク電流
は通常のバルク型ＭＯＳトランジスタと同様に小さい。
次に本発明一実施例を製造する場合について既括的に説
明する。第２図参照 ‘１’例えば０．５〔Ｑ・弧〕、（１００）、ｎ十型シ
リコン半導体基板１に約２〔０・肌〕、ｐ型シリコン半
導体層２を５０００〔Ａ〕程度にェピタキシヤル成長さ
せる。
明する。第２図参照 ‘１’例えば０．５〔Ｑ・弧〕、（１００）、ｎ十型シ
リコン半導体基板１に約２〔０・肌〕、ｐ型シリコン半
導体層２を５０００〔Ａ〕程度にェピタキシヤル成長さ
せる。
■ 例えば窒化膿マスクを用いて選択的に熱酸化を行な
い基板１に達する酸化層３を形成する。
い基板１に達する酸化層３を形成する。
これが理込み酸化層になる。第３図参照
【３１例えば約２０〔Ｑ・肌〕、ｐ‐型シリコン半導体
層をェピタキシャル成長させる。
層をェピタキシャル成長させる。
これに依り、半導体層２上には単結晶半導体４が、また
、酸化層３上には多結晶半導体層４′が成長する。【４
１ 多結晶半導体層４′を選択的に酸化して絶縁分離領
域５を形成する。これに依り、各メモリ・セルは独立す
る。【５１ この後は通常の技法、即ち、シリコン・ゲ
ートｎチャネルＭＯＳトランジスタを形成する技法を適
用して第１図に見られるような装置を完成させるもので
ある。
、酸化層３上には多結晶半導体層４′が成長する。【４
１ 多結晶半導体層４′を選択的に酸化して絶縁分離領
域５を形成する。これに依り、各メモリ・セルは独立す
る。【５１ この後は通常の技法、即ち、シリコン・ゲ
ートｎチャネルＭＯＳトランジスタを形成する技法を適
用して第１図に見られるような装置を完成させるもので
ある。
即ち、ゲート酸化膜６及びシリコン・ゲート電極７の形
成、ソース領域８及びドレィン領域の形成とシリコン・
ゲート電極７の導電性化等を行ない、ソース電極はビッ
ト線に、ゲート電極はワード線に、ドレイン電極をプリ
・チャージ線にそれぞれ接続する。以上の説明で判るよ
うに、本発明に依ればチャージ・ポンピング・メモリに
於いて、各メモリ・セルが埋込み絶縁層及びｐ・ｎ接合
に依り、互に分離され、ｐ・ｎ接合はチャネル領域の下
方にのみ形成されているので、その面積は小さく、そし
て、そのｐ・ｎ接合自体の単位面積当りのりーク電流は
バルク型ＭＯＳトランジスタと同様に少なく、チャネル
領域に蓄積された電荷の保持時間は長くなる。また、バ
ルク型ＭＯＳトランジスタに比較するとソース及びドレ
ィンの接合面積が小さく、フローティング・チャネル構
造にし易い利点もある。
成、ソース領域８及びドレィン領域の形成とシリコン・
ゲート電極７の導電性化等を行ない、ソース電極はビッ
ト線に、ゲート電極はワード線に、ドレイン電極をプリ
・チャージ線にそれぞれ接続する。以上の説明で判るよ
うに、本発明に依ればチャージ・ポンピング・メモリに
於いて、各メモリ・セルが埋込み絶縁層及びｐ・ｎ接合
に依り、互に分離され、ｐ・ｎ接合はチャネル領域の下
方にのみ形成されているので、その面積は小さく、そし
て、そのｐ・ｎ接合自体の単位面積当りのりーク電流は
バルク型ＭＯＳトランジスタと同様に少なく、チャネル
領域に蓄積された電荷の保持時間は長くなる。また、バ
ルク型ＭＯＳトランジスタに比較するとソース及びドレ
ィンの接合面積が小さく、フローティング・チャネル構
造にし易い利点もある。
第１図は本発明一実施例の要部説明図、第２図及び第３
図は前記実施例を製造する場合の工程説明図である。 図に於いて、１は基板、２は半導体層、３は埋込み酸化
層、４は単結晶半導体層、４′は多結晶半導体層、５は
絶縁分離領域、６はゲート酸化膜、７はシリコン・ゲー
ト電極、８はソース領域、９はドレィン領域、Ｓはソー
ス電極、Ｄはドレイン電極、Ｇはゲート電極である。 第１図 第２図 第３図
図は前記実施例を製造する場合の工程説明図である。 図に於いて、１は基板、２は半導体層、３は埋込み酸化
層、４は単結晶半導体層、４′は多結晶半導体層、５は
絶縁分離領域、６はゲート酸化膜、７はシリコン・ゲー
ト電極、８はソース領域、９はドレィン領域、Ｓはソー
ス電極、Ｄはドレイン電極、Ｇはゲート電極である。 第１図 第２図 第３図
Claims (1)
- １ フローテイング状態にある一導電型半導体領域と、
該領域上に設けられたゲート電極と、該ゲート電極を挾
み且つ前記領域に隣接して設けられた反対導電型半導体
領域で構成されるソース及びドレイン領域とを有し、前
記一導電型領域中の電荷蓄積の有無により記憶機能を達
成する記憶装置に於いて、前記一導電型領域が反対導電
型半導体基板上に配置されると共に前記反対導電型領域
に隣接して理設された絶縁物層で囲まれてなることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53117249A JPS6040709B2 (ja) | 1978-09-22 | 1978-09-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53117249A JPS6040709B2 (ja) | 1978-09-22 | 1978-09-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5543885A JPS5543885A (en) | 1980-03-27 |
| JPS6040709B2 true JPS6040709B2 (ja) | 1985-09-12 |
Family
ID=14707075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53117249A Expired JPS6040709B2 (ja) | 1978-09-22 | 1978-09-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066995A (en) * | 1987-03-13 | 1991-11-19 | Harris Corporation | Double level conductor structure |
-
1978
- 1978-09-22 JP JP53117249A patent/JPS6040709B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5543885A (en) | 1980-03-27 |
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