JPS6042553B2 - 記憶装置 - Google Patents
記憶装置Info
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- JPS6042553B2 JPS6042553B2 JP55115181A JP11518180A JPS6042553B2 JP S6042553 B2 JPS6042553 B2 JP S6042553B2 JP 55115181 A JP55115181 A JP 55115181A JP 11518180 A JP11518180 A JP 11518180A JP S6042553 B2 JPS6042553 B2 JP S6042553B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＥＴと記す）を主な構成要素とした大容量、高速度の
記憶装置に関する。
ＦＥＴと記す）を主な構成要素とした大容量、高速度の
記憶装置に関する。
ＩＧＦＥＴを主な構成要素とし、集積回路化した記憶装
置においては、大容量になるに従つて必然的に増加する
ディジット線の容量を読み出し時に充放電する必要があ
り、その充放電時間が読み出し時間のうち大きな割合を
占めている。
置においては、大容量になるに従つて必然的に増加する
ディジット線の容量を読み出し時に充放電する必要があ
り、その充放電時間が読み出し時間のうち大きな割合を
占めている。
従つて高速度にして大容量の記憶装置を得るためにはデ
ィジット線の充放電時間を短かくする必要がある。その
ためには第１にディジット線の容量を出来る限り小さく
する。第２の充放電時に大きな電流を流す。第３にディ
ジット線の小さな電圧変化を検出する等の方法が考えら
れる。第１の方法は記憶装置の大容量化と相反する方法
であり、しかも記憶素子自体の構造に直接に関係してい
るため容量には実現出来ない。第２の方法は記憶素子の
電流を流す能力によつて制限されるゆえ記憶素子の種類
によつて実現出来ない。以上の理由により第３の方法、
つまりディジット線の微小電圧変化を感度良く高速度に
検出する方法が重要となる。以下従来技術による記憶装
置として浮遊ゲートアバランシユ注入型絶縁ゲート電界
効果トランジスタ（以下ＦＡＭＯＳと記す）を記憶素子
とした電気的にプログラム可能な読み出し専用記憶装置
（以下ＥＰＲＯＭと記す）を例に説明し欠点を明らかに
する。第１図は従来技術によるＥＰＲＯＭの一部回路図
である。
ィジット線の充放電時間を短かくする必要がある。その
ためには第１にディジット線の容量を出来る限り小さく
する。第２の充放電時に大きな電流を流す。第３にディ
ジット線の小さな電圧変化を検出する等の方法が考えら
れる。第１の方法は記憶装置の大容量化と相反する方法
であり、しかも記憶素子自体の構造に直接に関係してい
るため容量には実現出来ない。第２の方法は記憶素子の
電流を流す能力によつて制限されるゆえ記憶素子の種類
によつて実現出来ない。以上の理由により第３の方法、
つまりディジット線の微小電圧変化を感度良く高速度に
検出する方法が重要となる。以下従来技術による記憶装
置として浮遊ゲートアバランシユ注入型絶縁ゲート電界
効果トランジスタ（以下ＦＡＭＯＳと記す）を記憶素子
とした電気的にプログラム可能な読み出し専用記憶装置
（以下ＥＰＲＯＭと記す）を例に説明し欠点を明らかに
する。第１図は従来技術によるＥＰＲＯＭの一部回路図
である。
記憶素子としてディジット線の第１の点Ｙ３、、、Ｂ、
Ｏ、・・・・・・、Ｂ。、、Ｂ、２・・・・・・、に並
列に接続されたＦＡＭＯＳ９Ｍｌｌｌ９Ｍ１１２゜＊゛
゜゜゜、Ｍ１２１、Ｍ１２２、＊１’・・・Ｍ２１１、
Ｍ２１２、・・・・・・、前記ＦＡＭＯＳの制御電極に
ノ接続されたＸアドレス線、Ｘ、、Ｘ。、・・・・・・
、Ｙアドレスを指定するＹアドレス線Ｙ、、Ｙ２、・・
・・・・、前記ＦＡＭＯＳの共通ドレインと直列に接続
された前記Ｙアドレス線のうち１本をゲートに接続した
Ｙアドレス切換え用ＩＧＦＥＴＳ、、、５、０、・・・
・・・、５２、７・・・・・・、前記Ｙアドレス切換え
用ＩＧＦＥＴの共通ドレインでディジット線の第２の点
Ａｌ、Ａ２９・・・・・・の電圧を書き込み時に書き込
み情報に応じて充分高くするべく接続されたＩＧＦＥＴ
Ｑ、、、Ｑ。、、 ・・・・・，及び書き込み情報線Ｄ
ｌ，Ｄ２，・・・・書き込み電源Ｐ１書き込み時に電源
ＣＣと前記書き込み電源を分離すべく挿入されたＩＧＦ
ＥＴＱｌ２，Ｑ２。，．．．と、同１ＧＦＥＴＱ１２，
Ｑ２２，・・のゲートに接続された分離用信号線Ｒ１前
記１ＧＦＥＴＱ１２，Ｑ，！２，・・・・のそれぞれの
ドレインでディジット線の第３の点Ｕｌ，Ｕ２・・・・
・と電源ＣＣの間に接続される負荷抵抗として働く抵抗
成分を持つた素子ＲＬｌ，ＲＬ２，・・，前記Ｕｌ，Ｕ
２・・・・・・点を入力とした反転増巾器１１，１２，
・・・・及び前記反転増巾器の出力０１，０２・・・・
・・より構成される。本例の動作は以下のとおりである
。なお本発明と直接関係しない書き込み動定等に関して
は説明を省略する。又説明の都合上ＦＡＭＯＳ，ＩＧＦ
ＥＴは全てＮチャンネル型とし電極は正とし、さらに論
理は正論理とする。読み出し時、ｘアドレス線、Ｙアド
レス線の各々１本が゜゜１゛に他が“゜０゛、例えばＸ
１とＹ１が゛゜１゛に他が゜゜０゛になるとＦＡＭＯＳ
Ｍｌｌｌが選択される。
Ｏ、・・・・・・、Ｂ。、、Ｂ、２・・・・・・、に並
列に接続されたＦＡＭＯＳ９Ｍｌｌｌ９Ｍ１１２゜＊゛
゜゜゜、Ｍ１２１、Ｍ１２２、＊１’・・・Ｍ２１１、
Ｍ２１２、・・・・・・、前記ＦＡＭＯＳの制御電極に
ノ接続されたＸアドレス線、Ｘ、、Ｘ。、・・・・・・
、Ｙアドレスを指定するＹアドレス線Ｙ、、Ｙ２、・・
・・・・、前記ＦＡＭＯＳの共通ドレインと直列に接続
された前記Ｙアドレス線のうち１本をゲートに接続した
Ｙアドレス切換え用ＩＧＦＥＴＳ、、、５、０、・・・
・・・、５２、７・・・・・・、前記Ｙアドレス切換え
用ＩＧＦＥＴの共通ドレインでディジット線の第２の点
Ａｌ、Ａ２９・・・・・・の電圧を書き込み時に書き込
み情報に応じて充分高くするべく接続されたＩＧＦＥＴ
Ｑ、、、Ｑ。、、 ・・・・・，及び書き込み情報線Ｄ
ｌ，Ｄ２，・・・・書き込み電源Ｐ１書き込み時に電源
ＣＣと前記書き込み電源を分離すべく挿入されたＩＧＦ
ＥＴＱｌ２，Ｑ２。，．．．と、同１ＧＦＥＴＱ１２，
Ｑ２２，・・のゲートに接続された分離用信号線Ｒ１前
記１ＧＦＥＴＱ１２，Ｑ，！２，・・・・のそれぞれの
ドレインでディジット線の第３の点Ｕｌ，Ｕ２・・・・
・と電源ＣＣの間に接続される負荷抵抗として働く抵抗
成分を持つた素子ＲＬｌ，ＲＬ２，・・，前記Ｕｌ，Ｕ
２・・・・・・点を入力とした反転増巾器１１，１２，
・・・・及び前記反転増巾器の出力０１，０２・・・・
・・より構成される。本例の動作は以下のとおりである
。なお本発明と直接関係しない書き込み動定等に関して
は説明を省略する。又説明の都合上ＦＡＭＯＳ，ＩＧＦ
ＥＴは全てＮチャンネル型とし電極は正とし、さらに論
理は正論理とする。読み出し時、ｘアドレス線、Ｙアド
レス線の各々１本が゜゜１゛に他が“゜０゛、例えばＸ
１とＹ１が゛゜１゛に他が゜゜０゛になるとＦＡＭＯＳ
Ｍｌｌｌが選択される。
そのとき同ＦＡＭＯＳＭｌｌｌに書込れている情報によ
つて同ＦＡＭＯＳＭｌｌｌが導通するか否かが決定され
る。なお読み出し時には分離用信号線Ｒの信号は“１゛
であり、ＩＧＦＥＴＱｌ２，Ｑ２２，・・・は導通して
おり、逆に書き込みデータ線Ｄｌ，Ｄ２・・・・・の信
号は“０゛でありＩＧＦＥＴＱｌｌ９Ｑｌ２・・・・・
・は非導通である。選択されたＦＡＭＯＳＭｌｌｌが導
通すればディジット線（第１、第２、第３のディジット
線を総称）に付加されている容量Ｃｄにたくわえられて
いた電荷はＦＡＭＯＳＭｌｌｌを通して放電されディジ
ット線の電圧は低下する。逆にＦＡＭＯＳＭｌｌｌが非
導通であれば、ディジット線の容量は負荷抵抗素子ＲＬ
ｌを通して充電され、ディジット線の電圧は上昇する。
以上の如く選択されたＦＡｒｌ−４０ＳＭ１１１の導通
、非導通に応じて変化するディジット線の電圧を反転増
巾器１１に．より増巾する事により本記記憶装置は機能
する。以上が本例の基本動作であるが、以下に述べる如
く従来技術による本例の如き構成では大容量にして高速
度のＥＰＲＯＭを得る事は出来ない。一般にＦＡＭＯＳ
に流し得る電流はＦＡＭＯＳを実・用的な大きさに制限
する限り数十μＡから高々百数＋ＰＡであるが、その電
流をＩ。Ｎｌ負荷抵抗素子の等価抵抗をＲし、ディジッ
ト線の容量をＣｄ、電源電圧を■ＣＣｌディジット線の
電圧をＶｄとし、ＩＧＦＥＴＱｌ２及びＩＧＦＥＴＳｌ
ｌの抵抗を無視すれば、充電、つまりＦ，ＡＭＯＳＭｌ
ｌｌが非導通の場合、但しディジット線の電圧■ｄの初
期値（時間ｔ＝０）は最悪条件を考えＯとした。
つて同ＦＡＭＯＳＭｌｌｌが導通するか否かが決定され
る。なお読み出し時には分離用信号線Ｒの信号は“１゛
であり、ＩＧＦＥＴＱｌ２，Ｑ２２，・・・は導通して
おり、逆に書き込みデータ線Ｄｌ，Ｄ２・・・・・の信
号は“０゛でありＩＧＦＥＴＱｌｌ９Ｑｌ２・・・・・
・は非導通である。選択されたＦＡＭＯＳＭｌｌｌが導
通すればディジット線（第１、第２、第３のディジット
線を総称）に付加されている容量Ｃｄにたくわえられて
いた電荷はＦＡＭＯＳＭｌｌｌを通して放電されディジ
ット線の電圧は低下する。逆にＦＡＭＯＳＭｌｌｌが非
導通であれば、ディジット線の容量は負荷抵抗素子ＲＬ
ｌを通して充電され、ディジット線の電圧は上昇する。
以上の如く選択されたＦＡｒｌ−４０ＳＭ１１１の導通
、非導通に応じて変化するディジット線の電圧を反転増
巾器１１に．より増巾する事により本記記憶装置は機能
する。以上が本例の基本動作であるが、以下に述べる如
く従来技術による本例の如き構成では大容量にして高速
度のＥＰＲＯＭを得る事は出来ない。一般にＦＡＭＯＳ
に流し得る電流はＦＡＭＯＳを実・用的な大きさに制限
する限り数十μＡから高々百数＋ＰＡであるが、その電
流をＩ。Ｎｌ負荷抵抗素子の等価抵抗をＲし、ディジッ
ト線の容量をＣｄ、電源電圧を■ＣＣｌディジット線の
電圧をＶｄとし、ＩＧＦＥＴＱｌ２及びＩＧＦＥＴＳｌ
ｌの抵抗を無視すれば、充電、つまりＦ，ＡＭＯＳＭｌ
ｌｌが非導通の場合、但しディジット線の電圧■ｄの初
期値（時間ｔ＝０）は最悪条件を考えＯとした。
一方放電、つまりＦＡＭＯＳＭｌｌｌが導通の場合、
〜ノｄ１〜ＢＬ但しディジッ
ト線の電圧■ｄの初期は最悪条件を考えＶｃｃとした。
〜ノｄ１〜ＢＬ但しディジッ
ト線の電圧■ｄの初期は最悪条件を考えＶｃｃとした。
と各々表わせる。
又（１），（２）式より逆にディジット線の電圧Ｖｄが
一定値Ｖｄ幻こなるまでの時間を求める事が出来、例え
ばＶｃＯ＝５（Ｖ）、ＲＬ＝５０キロオーム、Ｃｄ＝１
０ピコファラッド、ＩＯＮ＝５０マイクロアンペア、■
ｄ水＝３．５（Ｖ）とすれば充電時間忙＝６０２ナノ秒
放電時間ｍｌ＝４５８ナノ秒 となる。
一定値Ｖｄ幻こなるまでの時間を求める事が出来、例え
ばＶｃＯ＝５（Ｖ）、ＲＬ＝５０キロオーム、Ｃｄ＝１
０ピコファラッド、ＩＯＮ＝５０マイクロアンペア、■
ｄ水＝３．５（Ｖ）とすれば充電時間忙＝６０２ナノ秒
放電時間ｍｌ＝４５８ナノ秒 となる。
ＲＬ．Ｖｄ来の値を調整することによつて多少は上例の
値より速くする事は可能であるが電源電圧ＶｃＯ、ディ
ジット線の容量Ｃｄ，．ＦＡＭＯＳの電流１。Ｎが上例
程度てある限り、大巾な速度の向上は望めない。なお反
転増巾器１１の動作はディジット線の電圧■ｄが前記一
定値Ｖｄ木近くになつた事を検出するもので、反転増巾
器１１の性能を上ける事によつて本例の動作速度を向上
させる事は出来ない。以上述べた如く従来技術による本
例は大容量にして高速度のＦＰＲＯＭには適さない。本
発明の目的は前述の欠点を除去した大容量化して有効な
高速度の記憶装置を提供することにある。本発明による
記憶装置は、複数の記憶素子とアドレス線とディジット
線と前記記憶素子の記憶内容に応じて変化する前記ディ
ジット線の電圧を検出するための検出手段とを少なくと
も含む記憶装置において、前記記憶素子は記憶内容に応
じて記憶素子自体に電流を流し得るか否かが決定される
記憶素子であり、前記検出手段として前記ディジット線
を入力とする反転増巾器を設け、同反転増巾器の入力と
出力が少なくとも読み出し期間は抵抗成分を持つ素子を
介して短絡され、さらに前記入力の電圧に比べて出力の
電圧が電源方向に一定値以上高くなつたとき導通する如
く少なくとも１個の絶縁ゲート型電界効果トランジスタ
を前記反転増巾器の入力と出力の間に接続して構成され
る。
値より速くする事は可能であるが電源電圧ＶｃＯ、ディ
ジット線の容量Ｃｄ，．ＦＡＭＯＳの電流１。Ｎが上例
程度てある限り、大巾な速度の向上は望めない。なお反
転増巾器１１の動作はディジット線の電圧■ｄが前記一
定値Ｖｄ木近くになつた事を検出するもので、反転増巾
器１１の性能を上ける事によつて本例の動作速度を向上
させる事は出来ない。以上述べた如く従来技術による本
例は大容量にして高速度のＦＰＲＯＭには適さない。本
発明の目的は前述の欠点を除去した大容量化して有効な
高速度の記憶装置を提供することにある。本発明による
記憶装置は、複数の記憶素子とアドレス線とディジット
線と前記記憶素子の記憶内容に応じて変化する前記ディ
ジット線の電圧を検出するための検出手段とを少なくと
も含む記憶装置において、前記記憶素子は記憶内容に応
じて記憶素子自体に電流を流し得るか否かが決定される
記憶素子であり、前記検出手段として前記ディジット線
を入力とする反転増巾器を設け、同反転増巾器の入力と
出力が少なくとも読み出し期間は抵抗成分を持つ素子を
介して短絡され、さらに前記入力の電圧に比べて出力の
電圧が電源方向に一定値以上高くなつたとき導通する如
く少なくとも１個の絶縁ゲート型電界効果トランジスタ
を前記反転増巾器の入力と出力の間に接続して構成され
る。
次に本発明による一実施例を第２図、第３図および第４
図を参照して説明する。
図を参照して説明する。
第２図は本発明による実施例を示す回路図であるが、Ｍ
Ｃと表示した部分は従来技術による記憶回路の回路図第
１図のＭＣと表示した部分と全く同様であるため説明も
省略する。本発明による一実施例の構成は、マトリクス
状に接続された記憶素子としての複数個のＦＡＭＯＳと
アドレス信号に対応して１個のＦＡＭＯＳが選択され、
ディジット線ＤＬと電気的に接続される機能ブロックＭ
Ｃと前記ディジット線ＤＬを入力とする反転増巾器１Ｖ
１前記ディジット線ＤＬと前記反転増巾器１Ｖの出力Ｓ
の間に接続された帰還抵抗ＲＦとソースを前記ディジッ
ト線ＤＬに、ドレインとゲートを共通に前記反転増巾器
の出力Ｓ点の間に接続されたエンハンスメント型の帰還
用ＩＧＦＥＴＱＦとにより構成される。
Ｃと表示した部分は従来技術による記憶回路の回路図第
１図のＭＣと表示した部分と全く同様であるため説明も
省略する。本発明による一実施例の構成は、マトリクス
状に接続された記憶素子としての複数個のＦＡＭＯＳと
アドレス信号に対応して１個のＦＡＭＯＳが選択され、
ディジット線ＤＬと電気的に接続される機能ブロックＭ
Ｃと前記ディジット線ＤＬを入力とする反転増巾器１Ｖ
１前記ディジット線ＤＬと前記反転増巾器１Ｖの出力Ｓ
の間に接続された帰還抵抗ＲＦとソースを前記ディジッ
ト線ＤＬに、ドレインとゲートを共通に前記反転増巾器
の出力Ｓ点の間に接続されたエンハンスメント型の帰還
用ＩＧＦＥＴＱＦとにより構成される。
なお図及び説明は１本の出力についてのみ述べるが、出
力の本数と同じ個数の回路が必要であることはもちろん
である。次に本発明による実施例の動作を第２図、第３
図及び第４図を参照して説明する。
力の本数と同じ個数の回路が必要であることはもちろん
である。次に本発明による実施例の動作を第２図、第３
図及び第４図を参照して説明する。
なお第３図は前記反転増巾器１Ｖの入出力特性の略図、
第４図は第２図、第３図に対応する前記ディジット線Ｄ
Ｌと前記反転増巾器１■の出力点Ｓの電圧波形の略図て
ある。先ず選択されたＦＡＭＯＳ（ＭＣブロック内）が
非導通であり、従つてディジット線ＤＬが充電される場
合について説明する。
第４図は第２図、第３図に対応する前記ディジット線Ｄ
Ｌと前記反転増巾器１■の出力点Ｓの電圧波形の略図て
ある。先ず選択されたＦＡＭＯＳ（ＭＣブロック内）が
非導通であり、従つてディジット線ＤＬが充電される場
合について説明する。
時間ｔ１でアドレスが変わり充電が開始されたとする。
又ディジット線ＤＬの電圧■Ｄしの時間ちでの値は最悪
条件を考慮してＯ（Ｖ）とする。その時反転増巾器１Ｖ
の出力電圧■は電源ＣＣの電圧■。。又はそれに近い値
となつている（第３図ａ点、第４図Ａ，点に対応）、こ
の場合〔Ｖ，−ＶＯＬ〕が帰還用１ＧＦＥＴＱｐのしき
い値電圧■Ｔｈより充分大きいため、前記帰還用ＩＧＦ
ＥＴＱｐを通して極めて大きな電流がディジット線ＤＬ
に付加される大きな容量を急速に充電すべく流れる。そ
のためディジット線ＤＬの電圧■ＤＬは急速に上昇する
。なお前記帰還用１ＧＦＥＴＱＦを通して流れる電流は
後述する如く放電時の動作にはほとんど関係しないこと
が前述の従来技術による例の場合と異なる。そのため帰
還用ＩＧＦＥＴＱＦの等価抵抗値ＲＴは充電に必要なだ
け小さく設計する事が出来る。ディジット線ＤＬの電圧
■ＤＬが第３図ｂ点に対応する電圧まで上昇すると、第
３図より明らかな如く、反転増巾器の出力電圧■，はデ
ィジット線の電圧■Ｄしの変化の前記反転増巾器の増巾
率−Ａ倍だけ変化する。
又ディジット線ＤＬの電圧■Ｄしの時間ちでの値は最悪
条件を考慮してＯ（Ｖ）とする。その時反転増巾器１Ｖ
の出力電圧■は電源ＣＣの電圧■。。又はそれに近い値
となつている（第３図ａ点、第４図Ａ，点に対応）、こ
の場合〔Ｖ，−ＶＯＬ〕が帰還用１ＧＦＥＴＱｐのしき
い値電圧■Ｔｈより充分大きいため、前記帰還用ＩＧＦ
ＥＴＱｐを通して極めて大きな電流がディジット線ＤＬ
に付加される大きな容量を急速に充電すべく流れる。そ
のためディジット線ＤＬの電圧■ＤＬは急速に上昇する
。なお前記帰還用１ＧＦＥＴＱＦを通して流れる電流は
後述する如く放電時の動作にはほとんど関係しないこと
が前述の従来技術による例の場合と異なる。そのため帰
還用ＩＧＦＥＴＱＦの等価抵抗値ＲＴは充電に必要なだ
け小さく設計する事が出来る。ディジット線ＤＬの電圧
■ＤＬが第３図ｂ点に対応する電圧まで上昇すると、第
３図より明らかな如く、反転増巾器の出力電圧■，はデ
ィジット線の電圧■Ｄしの変化の前記反転増巾器の増巾
率−Ａ倍だけ変化する。
Ａを３０に設計したとすれば、ディジット線の電圧■。
Ｌが０．１（■変化するのに応じて約３（■変化するこ
とになる。かくして、ディジット線の電圧Ｖ。Ｌが上昇
し、第３図Ｃ点（第４図Ｃ。Ｌ．点、時間Ｔ３）に達す
ると、〔■９−■０Ｌ〕が帰還用１ＧＦＥＴＱｐのしき
い値電圧■Ｔｈと等しくなり帰還用１ＧＦＥＴＱＦは非
導通になる。従つてこれより先ディジット線の容量を充
電する電流は帰還抵抗ＲＦを通してのみ流れることにな
る。帰還抵抗ＲＦは後述する如く、放電時の速度と直接
関係しておりＲｐが大きいほど放電速度が大きい点を考
慮すると、充電速度のみを考えて小さくする事は出来な
い。この点に関しては前述した従来技術による例の負荷
抵抗の場合と同様である。すなわち、前記第３図のＣ点
に対応するディジット線の電圧を■。ＬＯ、反転増巾器
の出力Ｓの電圧を■ＳＣｌ電源電圧を■。。、ディジッ
ト線の電圧ＶＤＬと反転増巾器の出力電圧Ｖ，が等しく
なつた時（第３図ｄ点、第４図Ｄ，、ＤＯＬ点）の電圧
をＶｒとおき、Ｃ点に達した時間を基準にとると、と表
わせ、振巾にほぼ帰還用１ＧＦＥＴＱＦのしきい値電圧
■Ｔｈとなり、時定数は単純なＣＲに比べてほぼ反転増
巾器の増巾率Ａ分の１と極めて小さく、従つて従来技術
による例での（１）式と比較して明らかな如く極めて高
速度てある。以上の如くしてディジット線の充電が完了
すると、ディジット線の電圧と反転増巾器の出力の電圧
が一致した点で平衡する。
Ｌが０．１（■変化するのに応じて約３（■変化するこ
とになる。かくして、ディジット線の電圧Ｖ。Ｌが上昇
し、第３図Ｃ点（第４図Ｃ。Ｌ．点、時間Ｔ３）に達す
ると、〔■９−■０Ｌ〕が帰還用１ＧＦＥＴＱｐのしき
い値電圧■Ｔｈと等しくなり帰還用１ＧＦＥＴＱＦは非
導通になる。従つてこれより先ディジット線の容量を充
電する電流は帰還抵抗ＲＦを通してのみ流れることにな
る。帰還抵抗ＲＦは後述する如く、放電時の速度と直接
関係しておりＲｐが大きいほど放電速度が大きい点を考
慮すると、充電速度のみを考えて小さくする事は出来な
い。この点に関しては前述した従来技術による例の負荷
抵抗の場合と同様である。すなわち、前記第３図のＣ点
に対応するディジット線の電圧を■。ＬＯ、反転増巾器
の出力Ｓの電圧を■ＳＣｌ電源電圧を■。。、ディジッ
ト線の電圧ＶＤＬと反転増巾器の出力電圧Ｖ，が等しく
なつた時（第３図ｄ点、第４図Ｄ，、ＤＯＬ点）の電圧
をＶｒとおき、Ｃ点に達した時間を基準にとると、と表
わせ、振巾にほぼ帰還用１ＧＦＥＴＱＦのしきい値電圧
■Ｔｈとなり、時定数は単純なＣＲに比べてほぼ反転増
巾器の増巾率Ａ分の１と極めて小さく、従つて従来技術
による例での（１）式と比較して明らかな如く極めて高
速度てある。以上の如くしてディジット線の充電が完了
すると、ディジット線の電圧と反転増巾器の出力の電圧
が一致した点で平衡する。
ノ 次にアドレスが変わり（第４図Ｔ５に対応）導通す
るＦＡＭＯＳが選択されるとＦＡＭＯＳの電流１。
るＦＡＭＯＳが選択されるとＦＡＭＯＳの電流１。
Ｎによつてディジット線の容量が放電され、ディジット
線の電圧は低下してゆく。この場合については、の如く
表わせ、振巾はほぼＲＦＸＩＯＮとなり時定
８ＣｄＲＦ数は充電の場合と同様にほぼ了と
なる。
線の電圧は低下してゆく。この場合については、の如く
表わせ、振巾はほぼＲＦＸＩＯＮとなり時定
８ＣｄＲＦ数は充電の場合と同様にほぼ了と
なる。
この場合も前（２）式と比較して明らかな如く極めて高
速度である。以上、ディジット線の電圧の初期値が０（
Ｖ）から主として帰還用１ＧＦＥＴＱｐを通して充電さ
れ、さらに帰還用抵抗ＲＦを通して充電され次にＦＡＭ
ＯＳが導通し放電される過程とそれに供つて変化する反
転増巾器の出力電圧について述べたが、そのいづれの過
程においても従来技術による例に比べて著しく高速度に
動作する。
速度である。以上、ディジット線の電圧の初期値が０（
Ｖ）から主として帰還用１ＧＦＥＴＱｐを通して充電さ
れ、さらに帰還用抵抗ＲＦを通して充電され次にＦＡＭ
ＯＳが導通し放電される過程とそれに供つて変化する反
転増巾器の出力電圧について述べたが、そのいづれの過
程においても従来技術による例に比べて著しく高速度に
動作する。
この点をより明確にするため具体的に数値を設定して説
明する。ディジット線の容量Ｃｄ＝１０ピコファラッド
電源電圧ＶＯ。
明する。ディジット線の容量Ｃｄ＝１０ピコファラッド
電源電圧ＶＯ。
＝５（Ｖ）帰還用１ＧＦＥＴＱＦの導通時の等価抵抗Ｒ
ｑ＝２キロ（Ω）帰還用抵抗ＲＥ，＝５０キロ（Ω） 反転増巾器の増巾率Ａ＝３０ と仮定すれば、 帰還用１ＧＦＥＴＱＦを通しての充電時間〉２０−）−
ノ秒帰還用抵抗ＲＦを通しての充電時間′−１７）ノ秒
ＦＡＭＯＳを通しての放電時間〜１７ケノ秒となり、従
来技術による例の場合に比べて１皓〜２７倍も高速であ
ることが判る。
ｑ＝２キロ（Ω）帰還用抵抗ＲＥ，＝５０キロ（Ω） 反転増巾器の増巾率Ａ＝３０ と仮定すれば、 帰還用１ＧＦＥＴＱＦを通しての充電時間〉２０−）−
ノ秒帰還用抵抗ＲＦを通しての充電時間′−１７）ノ秒
ＦＡＭＯＳを通しての放電時間〜１７ケノ秒となり、従
来技術による例の場合に比べて１皓〜２７倍も高速であ
ることが判る。
以上詳述したごとく本発明による記憶装置は完全にスタ
ティックに動作するため、タイミング信号等は全く不要
であり、しかも帰還用１ＧＦＥＴの作用により反転増巾
器の最も高感度の点に自動的にバイアスされるため、デ
ィジット線のわずかな電圧変動も検出される。
ティックに動作するため、タイミング信号等は全く不要
であり、しかも帰還用１ＧＦＥＴの作用により反転増巾
器の最も高感度の点に自動的にバイアスされるため、デ
ィジット線のわずかな電圧変動も検出される。
そのため極めて高速度に動作する記憶装置を提供出来る
。なお本発明はスタティック型にして大容量、高速度の
記憶装置に・適しており、さらには記憶素子の導通時の
電流を大きくとれないような記憶装置、例えばＥＰＲＯ
Ｍに好適である。以上の実施例はＥＰＲＯＭを例にとり
説明したが、記憶素子がその導通、非導通によつて動作
するものである限り本発明は有効であり、従つてＥＰＲ
ＯＭに限るものではない。
。なお本発明はスタティック型にして大容量、高速度の
記憶装置に・適しており、さらには記憶素子の導通時の
電流を大きくとれないような記憶装置、例えばＥＰＲＯ
Ｍに好適である。以上の実施例はＥＰＲＯＭを例にとり
説明したが、記憶素子がその導通、非導通によつて動作
するものである限り本発明は有効であり、従つてＥＰＲ
ＯＭに限るものではない。
又反転増巾器の構成については前述の説明でも省略した
如く特に制限あるものではないし、帰還用抵抗について
は純抵抗である必要もなく、デイプレツシヨン型“ＩＧ
ＦＥＴ等若干の非線型の素子であつてもよいことはもち
ろんである。
如く特に制限あるものではないし、帰還用抵抗について
は純抵抗である必要もなく、デイプレツシヨン型“ＩＧ
ＦＥＴ等若干の非線型の素子であつてもよいことはもち
ろんである。
第１図は従来技術による記憶装置の一部回路図、第２図
は本発明による記憶装置の一実施例を示す回路図、第３
図は反転増巾器１Ｖの入出力特性を示す概略図、第４図
は動作説明に用いる各部の電圧波形の概略図である。 図中）Ｑｌｌ９Ｑｌ２９Ｓｌｌ９Ｓｌ２い″。
は本発明による記憶装置の一実施例を示す回路図、第３
図は反転増巾器１Ｖの入出力特性を示す概略図、第４図
は動作説明に用いる各部の電圧波形の概略図である。 図中）Ｑｌｌ９Ｑｌ２９Ｓｌｌ９Ｓｌ２い″。
Claims (1)
- １ 複数の記憶素子と、アドレス線と、ディジット線と
、前記記憶素子の記憶内容に応じて変化する前記ディジ
ット線の電圧を検出するための検出手段とを少なくとも
含む記憶装置において、前記検出手段として前記ディジ
ット線を入力側に接続した反転増幅器を備え、同反転増
幅器の入力と出力が少なくとも読み出し期間は抵抗成分
を持つ素子を介して短絡され、さらに前記入力の電圧に
比べて出力の電圧が電源方向に一定値以上高くなつた時
、導通する如く少なくとも１個の絶縁ゲート型電界効果
トランジスタを前記反転増幅器の入力と出力の間に接続
したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55115181A JPS6042553B2 (ja) | 1980-08-21 | 1980-08-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55115181A JPS6042553B2 (ja) | 1980-08-21 | 1980-08-21 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5740795A JPS5740795A (en) | 1982-03-06 |
| JPS6042553B2 true JPS6042553B2 (ja) | 1985-09-24 |
Family
ID=14656353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55115181A Expired JPS6042553B2 (ja) | 1980-08-21 | 1980-08-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042553B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537450U (ja) * | 1991-10-22 | 1993-05-21 | 愛知製鋼株式会社 | 長尺材端面研削装置の受渡し台 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101797A (ja) * | 1983-11-07 | 1985-06-05 | Hitachi Ltd | 半導体記憶回路装置 |
-
1980
- 1980-08-21 JP JP55115181A patent/JPS6042553B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537450U (ja) * | 1991-10-22 | 1993-05-21 | 愛知製鋼株式会社 | 長尺材端面研削装置の受渡し台 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5740795A (en) | 1982-03-06 |
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