JPS6043538B2 - メモリ−切換回路 - Google Patents

Description

【発明の詳細な説明】 本発明は電源投入後、始動用のＲＯＭ内のプログラム
の実行を終了した後には、この始動用のＲＯＭと同一ア
ドレス空間内に配置されたＲＡＭを使用できるようにし
たメモリー切換回路に関するものである。

最近各種産業分野において使用されているＣＰＵのう
ち、例えばインテル社の８０８０や８０８５などは、電
源投入時にメモリーの０番地から実行を開示するように
なつている。

このためメモリーの０番地から少くとも数バイトは電源
を切つても記憶内容の消えないＲＯＭであることが必要
とされるものである。しかるにＲＯＭの記憶容量は１チ
ップ当り、小さいもので水バイト程度、大きいものて
庫バイト程度はあるので、仮に夙バイトのＲＯＭを用い
たとしても、ル進数で＄ ０００幡地から＄０７ＦＦ番
地まてのアドレス空間は始動用のＲＯＭ（いわゆるブー
トＲＯＭ）が専有することになり、記憶内容を自由に変
更できるＲＡＭや始動用のプログラム以外のプログラム
を記憶したＲＯＭはそれ以降のアドレスに配置する必要
があつた。しかるに上述のような始動用のＲＯＭは電源
投入時に一回だけしか使用しないので、このような使用
頻度の少ないメモリーに大きなアドレス空間を専有され
ることは頗る不都合てあるという問題があつた。 本発
明は従来例のこのような問題点を解決するために為され
たものであり、電源投入後、始動用のＲＯＭ内のプログ
ラムの実行を終了した後は、この始動用のＲＯＭと同一
のアドレス空間内に配置されたＲＡＭに対して書き込み
や読み込みを行ない得るようにしたメモリー切換回路を
提供する３ことを目的とするものである。

千木発明の構成を図示実施例について説明する。

第１図ａ、ｂは本発明の一実施例の回路図を示すもので
あり、同図において１は始動用のＲＯＭ（いわゆるブー
トＲＯＭ）であり、２はデー・夕の読み込みおよび書き
込みを自由に行ない得るＲＡＭである。これらのＲＯＭ
ＩおよびＲＡＭ２は８ビットのデータ端子と、１１ビッ
トのアドレス端子とを有しており、８ビットのデータ端
子はＣＰＵ３の８本のデータバスＤ。−Ｄ７に接続され
ており、また１１ビットのアドレス端子はＣＰＵ３の１
６本のアドレスバスＡ。−Ａｌ５のうちの、ＡＯ〜Ａｌ
Ｏに接続されている。ところでこれらのデータバスＤＯ
−Ｄ７やアドレスバスＡ。−Ａｌ５にＲＯＭｌやＲＡＭ
２のようなメモリーが二以上同時に接続されるとデータ
の混乱が生じるので、ＲＯＭｌおよびＲＡＭ２にはそれ
ぞれチップセレクト端子？が設けられており、このチッ
プセレクト端子区がＬレベルのときにのみメモリーが作
動するようになつている。またＲＡＭ２には、データの
書き込みを行なうときにＬレベルとなるライト信号端子
Ｗ〒が設けられているものである。４は電源投入時に作
動するイニシャルリセット回路であり、電源電圧Ｖｃｃ
がＨレベルとなると、抵抗Ｒを介してコンデンサＣが充
電され、その端子電圧が上昇する。

これによつて電源投入後暫時経過後にインバータ５の出
力がＬレベルとなる。したがつてこのＬレベルになるま
での間はフリップフロップ６のリセット入力Ｒは暫時Ｈ
レベルとなつているので、フリップフロップ６はリセッ
トされる。これによつてフリップフロップ６のＯ出力が
ＨレベルとなるのでＮＡＮＤゲート７が開き、ＲＯＭｌ
のチップセレクト端子ＣＳにチップセレクト信号が送出
される。このときフリップフロップ６のＱ出力はＬレベ
ルであるから、ＮＡＮＤゲート８は閉じており、ＲＡＭ
２のチップセレクト端子区に対してはチップセレクト信
号が送出されない。したがつて電源投入直後の状態にお
いては、始動用のＲＯＭｌが．選択されており、ＣＰＵ
３はこのＲＯＭｌ内の０番地から始動用のプログラムを
読み出して実行するものであるが、プログラムの実行が
進行してＲＡＭ２にデータを書き込むべくデータ書込信
号ＷＴが出力されると、ＮＡＮＤゲート９を介してフー
リツプフロツプ６のセット端子百にセット入力が入り、
これによつてフリップフロップ６のＱ出力がＨレベル、
？出力がＬレベルとなる。したがつてＮＡＮＤゲート８
は開き、ＮＡＮＤゲート７は閉じるから、ＲＡＭ２にの
みチップセレクト信号が送４出され、ＲＯＭｌに対して
はチップセレクト信号が送出され、ＲＯＭｌに対しては
チップセレクト信号が送出されなくなる。ところでフリ
ップフロップ６はイニシャルリセット回路４の出力によ
つてのみリセットされるものであるから、リセットボタ
ン（図示せず）を押してイニシャルリセット回路４を再
び動作させるか、あるいは一旦電源を切つてからもう一
度電源を入れるかのいずれかの操作をしない限り始動用
のＲＯＭｌがＣＰＵ３に接続されることはないものであ
る。第２図は上述の動作を示すメモリーマップであり、
同図に示すようにＣＰＵ３の全アドレス空間０番地〜＄
ＦＦＦＦ番地のうち、０番地付近には始動用のＲＯＭ（
すなノわちブートＲＯＭ）１が配置されており、したが
つて電源を投入すると、ＣＰＵ３は始動用のＲＯＭｌ内
の始動用プログラムをまず実行するものである。しかし
てこのＲＯＭｌは自己の記憶内容のうち必要な部分を適
宜他のＲＡＭ２ａにブロック転１送して、このＲＡＭ２
ａ内の特定のアドレスにジャンプしてＲＡＭ２ａの記憶
内容に応じてＣＰＵを動作せしめるものである。このよ
うにデータのブロック転送を行ないたくない場合には、
始動用ＲＯＭｌの他に、常時ＣＰＵに接続されている他
の・ＲＯＭをＲＡＭ２ａの代わりに設けておくようにす
ればよい。しかしてプログラムの実行が進んでＲＡＭ２
に対して書込制御信号Ｗ丁が送られると、ＲＯＭｌはＣ
ＰＵ３から切り離されてＲＡＭ２に置き換えられるもの
である。このような書込制御信号ＷＴは一般にＲＡＭに
対してのみ用いられるものであり、ＲＯＭに対しては用
いられないので、ＲＡＭ２を使用する段階になつてから
初めてＲＯＭｌがＲＡＭ２に置き換えられるようになつ
ているものである。また、一旦ＲＡＭ２に対して書込制
御信号が送出された後には、ＲＯＭｌのアドレス空間は
ＲＡＭ２によつて専有され、電源を切るかあるいはリセ
ットをしない限りはＲＯＭｌは使用できないようになつ
ているものである。本発明は以上のように構成されてお
り、始動用のプログラムを記憶せる始動用のＲＯＭと、
この始動用のＲＯＭと同一アドレス空間内に配置された
ＲＡＭとを、電源投入時にリセットされ、かつ上記ＲＡ
Ｍに対する書込制御信号によつてセットされるフリップ
フロップの出力によりチップセレクトするように構成し
たものであるから、電源を投入して始動用のＲＯＭ内の
プログラムを実行した後に、この始動用のＲＯＭと同一
アドレス空間内のＲＡＭを使用する際には、その最初の
書込制御信号により始動用のＲＯＭがＣＰＵから切り離
されてＲＡＭに切り換えられるようになつており、した
がつて始動時に１回しか使用されない始動用のＲＯＭが
メモリー内で大きなアドレス空間を専有することを防止
して、限られたアドレス空間を有効に利用し得るという
利点を有するものである。

【図面の簡単な説明】

第１図Ａ，ｂは本発明の一実施例の回路図、第２図は同
上の動作説明用のメモリーマップである。 １はＲＯＭｌ２はＲＡＭｌ３はＣＰＵｌ６はフリップフ
ロップ、７，８はＮＡＮＤゲートである。

Claims (1)

【特許請求の範囲】
1. １ 電源投入時にメモリー上の特定の番地から命令を読
   み出して実行を開始するＣＰＵに接続され、始動用のプ
   ログラムを上記特定の番地から書き込まれた始動用のＲ
   ＯＭと、この始動用のＲＯＭと同一アドレス空間内に配
   置されたＲＡＭと、電源投入時のイニシャルリセット信
   号によつてリセットされ、上記ＲＡＭに対する書込制御
   信号によつてセットされるフリップフロップと、フリッ
   プフロップのリセット時には始動用のＲＯＭにチップセ
   レクト信号を送出し、フリップフロップのセット時には
   上記ＲＡＭにチップセレクト信号を送出する切換回路と
   を設けて成ることを特徴とするメモリー切換回路。