JPS6043539B2 - メモリ−切換回路 - Google Patents
メモリ−切換回路Info
- Publication number
- JPS6043539B2 JPS6043539B2 JP14490581A JP14490581A JPS6043539B2 JP S6043539 B2 JPS6043539 B2 JP S6043539B2 JP 14490581 A JP14490581 A JP 14490581A JP 14490581 A JP14490581 A JP 14490581A JP S6043539 B2 JPS6043539 B2 JP S6043539B2
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Links
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 8
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 8
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 8
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 8
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 2
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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Description
【発明の詳細な説明】
本発明はＣＰＵに接続されるメモリーを電源投入後一
定時間後に切り換え得るようにしたメモリー切換回路に
関するものである。
定時間後に切り換え得るようにしたメモリー切換回路に
関するものである。
最近各種産業分野において使用されているＣＰＵのう
ち、例えはインテル社の８０８０や８０８５などは、電
源投入時にメモリーの０番地から実行を開始するように
なつている。
ち、例えはインテル社の８０８０や８０８５などは、電
源投入時にメモリーの０番地から実行を開始するように
なつている。
そのためメモリーのｏ番地から少くとも数バイトは電源
を切つても記憶内容の消えないＲＯＭであることが必要
とされる。しかるにＲＯＭの記憶容量は１チップ当り、
小さいもので２にバイト程度、大きいもので庫バイト程
度あるので、仮に水バイトのＲＯＭを用いたとしても、
ル進数で＄ ０００幡地から＄０７ＦＦ番地までのアド
レス空間は始動用のＲＯＭ（いわゆるブートＲＯＭ）が
専有することになり、記憶内 容を自由に変更できるＲ
ＡＭや始動用のプログラム以外のプログラムを記憶した
ＲＯＭはそれ以降のアドレスに配置する必要があつた。
しかるに上述のような始動用のＲＯＭは電源投入時に一
回だけしか使用しないので、このような使用頻度の少な
いメモリーに大きなアドレス空間を専有させることは頗
る不都合であるという問題があつた。 本発明は従来例
のこのような問題点を解決するために為されたものであ
り、電源投入後一定時間・を経過した後には始動用のＲ
ＯＭを自動的にＣＰＵから切り離して他のＲＡＭまたは
ＲＯＭに切り換え得るようにしたメモリー切換回路を提
供することも目的とするものである。 以下本発明の構
成を図示実施例について説明する。
を切つても記憶内容の消えないＲＯＭであることが必要
とされる。しかるにＲＯＭの記憶容量は１チップ当り、
小さいもので２にバイト程度、大きいもので庫バイト程
度あるので、仮に水バイトのＲＯＭを用いたとしても、
ル進数で＄ ０００幡地から＄０７ＦＦ番地までのアド
レス空間は始動用のＲＯＭ（いわゆるブートＲＯＭ）が
専有することになり、記憶内 容を自由に変更できるＲ
ＡＭや始動用のプログラム以外のプログラムを記憶した
ＲＯＭはそれ以降のアドレスに配置する必要があつた。
しかるに上述のような始動用のＲＯＭは電源投入時に一
回だけしか使用しないので、このような使用頻度の少な
いメモリーに大きなアドレス空間を専有させることは頗
る不都合であるという問題があつた。 本発明は従来例
のこのような問題点を解決するために為されたものであ
り、電源投入後一定時間・を経過した後には始動用のＲ
ＯＭを自動的にＣＰＵから切り離して他のＲＡＭまたは
ＲＯＭに切り換え得るようにしたメモリー切換回路を提
供することも目的とするものである。 以下本発明の構
成を図示実施例について説明する。
第１図は本発明の一実施例の回路図を示すものであり、
同図において１は始動用のＲＯＭ（いわゆるブートＲＯ
Ｍ）であり、２はデータの読み込みおよび書き込みを自
由に行ない得るＲＡＭである。これらのＲＯＭＩおよび
ＲＡＭ２は８ビットのデータ出力端子と、１１ビットの
アドレス端子とを有しており、８ビットのデータ出力端
子はＣＰＵの８本のデータバスＤ。−−Ｄ７に接続され
ており、また１１ビットのアドレス端子はＣＰＵの１６
＊のアドレスバスＡ０〜Ａ、５のうちの、瓦〜Ａ、ｏに
接続されている。ところでこれらのデータバスＤ０〜Ｄ
７やアドレスＡ。−−Ａ１５にＲＯＭ１やＲＡＭ２のよ
うなメモリーが二以上同時に接続されるとデータの混乱
が生じるので、ＲＯＭＩおよびＲＡＭ２にはそれぞれチ
ップセレクト端子ＣＳが設けられており、このチップセ
レクト端子因がＬレベルのときにのみメモリーが作動す
るようになつている。またＲＡＭ２には、データの書き
込みを行なうときにＬレベルとなるライト信号端子Ｗ↑
が設けられているものである。３は電源投入時に作動す
るタイマー回路であり、電源電圧ＶｃｃがＨレベルとな
ると、抵抗Ｒ１を介してコンデンサＣが充電され、その
端子電圧が上昇する。
同図において１は始動用のＲＯＭ（いわゆるブートＲＯ
Ｍ）であり、２はデータの読み込みおよび書き込みを自
由に行ない得るＲＡＭである。これらのＲＯＭＩおよび
ＲＡＭ２は８ビットのデータ出力端子と、１１ビットの
アドレス端子とを有しており、８ビットのデータ出力端
子はＣＰＵの８本のデータバスＤ。−−Ｄ７に接続され
ており、また１１ビットのアドレス端子はＣＰＵの１６
＊のアドレスバスＡ０〜Ａ、５のうちの、瓦〜Ａ、ｏに
接続されている。ところでこれらのデータバスＤ０〜Ｄ
７やアドレスＡ。−−Ａ１５にＲＯＭ１やＲＡＭ２のよ
うなメモリーが二以上同時に接続されるとデータの混乱
が生じるので、ＲＯＭＩおよびＲＡＭ２にはそれぞれチ
ップセレクト端子ＣＳが設けられており、このチップセ
レクト端子因がＬレベルのときにのみメモリーが作動す
るようになつている。またＲＡＭ２には、データの書き
込みを行なうときにＬレベルとなるライト信号端子Ｗ↑
が設けられているものである。３は電源投入時に作動す
るタイマー回路であり、電源電圧ＶｃｃがＨレベルとな
ると、抵抗Ｒ１を介してコンデンサＣが充電され、その
端子電圧が上昇する。
これによつて電源投入後暫時経過後にシユミツトバツフ
４の出力がＬレベルとなり、ＮＡＮＤデート５が開いて
ＲＡＭ２がチップセレクトされると共に、インバータ６
を介してＮＡＮＤゲート７が閉じられてＲＯＭｌへのチ
ップセレクト信号の送出が阻止される。一方電源投入直
後の状態においては、シユミツトバツフア４の出力はＨ
レベルとなつているから、ＮＡＮＤゲート５が閉じられ
てＲＡＭ２はチップセレクトされず、またインバータ６
を介してＮＡＮＤゲート７が開くのでＲＯＭｌの方がチ
ップセレクトされるものである。したがつて電源投入直
後の状態においては始動用のＲＯＭｌが選択され、また
電源投入後しばらく時間が経つてタイマー回路３が作動
すると、ＲＡＭ２が選択されて始動用のＲＯＭｌは切り
離されるものである。なおＲ２は電源オフ時にコンテン
サＣの電荷放電速度を速めるための抵抗である。次に第
２図は上述のメモリー切換動作を示すメモリーマップで
あり、電源を投入すると、ＣＰＵはメモリーの０番地か
らデータを読み込んで実行を開始するから、始動用のＲ
ＯＭｌをメモリーのＯ番地からのアドレスに配置してお
けば自動的に始動動作が行なわれ、ＲＯＭｌは自己の記
憶内溶のうち必要な部分を適宜他のＲＡＭ２ａにブロッ
ク転送し、このＲＡＭ２ａ内の特定のアドレスにジャン
プしてＲＡＭ２ａの記憶内溶に応じてＣＰＵを動作せし
めるものである。このようなデータのブロック転送を行
ない．たくない場合には始動用ＲＯＭｌの他に常時ＣＰ
Ｕに接続されている他のＲＯＭをＲＡＭ２ａの代わりに
設けておくようにすればよい。しかしてタイマー回路３
の遅延時間を以上の動作を終了するのに要する時間より
も長く設定しておくと、タイマー回路３の出力によりＲ
ＯＭｌがＲＡＭ２に切り換えられて、メモリーのアドレ
ス空間を有効に使用することができるようになつている
ものである。なおＲＡＭ２の代わりに、始動用のＲＯＭ
ｌとは異なＩるプログラムまたはデータを記憶せしめた
他のＲＯＭを切り換え接続するように構成すれば、始動
用ＲＯＭｌのアドレス空間内に機能の異なるＲＯＭを配
置することが可能となるものてある。さらにまた本発明
を実施するに際しては上述のような回路全体を１個のＩ
Ｃ内に組み込むようにしてもかまわないものである。本
発明は以上のように構成されており、始動用のプログラ
ムを書き込まれた始動用のＲＯＭと、この始動用のＲＯ
Ｍと同一アドレス空間内に配置された他のメモリとを、
電源投入後所定の時間経過後に出力が反転するタイマー
回路の出力によつてチップセレクトするように構成した
ものであるから、電源投入直後に始動用のＲＯＭ内のプ
ログラムが実行された後には、この始動用のＲＯＭがＣ
ＰＵから切り離されて代わりにＲＡＭやＲＯＭのような
他のメモリーが接続されるようになるので始動用に１回
しか使用されない始動用のＲＯＭがメモリー内で大きな
アドレス空間を専有することを防止して、限られたアド
レス空間を有効に利用し得るという利点を有するもので
ある。
４の出力がＬレベルとなり、ＮＡＮＤデート５が開いて
ＲＡＭ２がチップセレクトされると共に、インバータ６
を介してＮＡＮＤゲート７が閉じられてＲＯＭｌへのチ
ップセレクト信号の送出が阻止される。一方電源投入直
後の状態においては、シユミツトバツフア４の出力はＨ
レベルとなつているから、ＮＡＮＤゲート５が閉じられ
てＲＡＭ２はチップセレクトされず、またインバータ６
を介してＮＡＮＤゲート７が開くのでＲＯＭｌの方がチ
ップセレクトされるものである。したがつて電源投入直
後の状態においては始動用のＲＯＭｌが選択され、また
電源投入後しばらく時間が経つてタイマー回路３が作動
すると、ＲＡＭ２が選択されて始動用のＲＯＭｌは切り
離されるものである。なおＲ２は電源オフ時にコンテン
サＣの電荷放電速度を速めるための抵抗である。次に第
２図は上述のメモリー切換動作を示すメモリーマップで
あり、電源を投入すると、ＣＰＵはメモリーの０番地か
らデータを読み込んで実行を開始するから、始動用のＲ
ＯＭｌをメモリーのＯ番地からのアドレスに配置してお
けば自動的に始動動作が行なわれ、ＲＯＭｌは自己の記
憶内溶のうち必要な部分を適宜他のＲＡＭ２ａにブロッ
ク転送し、このＲＡＭ２ａ内の特定のアドレスにジャン
プしてＲＡＭ２ａの記憶内溶に応じてＣＰＵを動作せし
めるものである。このようなデータのブロック転送を行
ない．たくない場合には始動用ＲＯＭｌの他に常時ＣＰ
Ｕに接続されている他のＲＯＭをＲＡＭ２ａの代わりに
設けておくようにすればよい。しかしてタイマー回路３
の遅延時間を以上の動作を終了するのに要する時間より
も長く設定しておくと、タイマー回路３の出力によりＲ
ＯＭｌがＲＡＭ２に切り換えられて、メモリーのアドレ
ス空間を有効に使用することができるようになつている
ものである。なおＲＡＭ２の代わりに、始動用のＲＯＭ
ｌとは異なＩるプログラムまたはデータを記憶せしめた
他のＲＯＭを切り換え接続するように構成すれば、始動
用ＲＯＭｌのアドレス空間内に機能の異なるＲＯＭを配
置することが可能となるものてある。さらにまた本発明
を実施するに際しては上述のような回路全体を１個のＩ
Ｃ内に組み込むようにしてもかまわないものである。本
発明は以上のように構成されており、始動用のプログラ
ムを書き込まれた始動用のＲＯＭと、この始動用のＲＯ
Ｍと同一アドレス空間内に配置された他のメモリとを、
電源投入後所定の時間経過後に出力が反転するタイマー
回路の出力によつてチップセレクトするように構成した
ものであるから、電源投入直後に始動用のＲＯＭ内のプ
ログラムが実行された後には、この始動用のＲＯＭがＣ
ＰＵから切り離されて代わりにＲＡＭやＲＯＭのような
他のメモリーが接続されるようになるので始動用に１回
しか使用されない始動用のＲＯＭがメモリー内で大きな
アドレス空間を専有することを防止して、限られたアド
レス空間を有効に利用し得るという利点を有するもので
ある。
第１図は本発明の一実施の回路図、第２図は同上の動作
説明用のメモリーマップである。 １はＲＯＭｌ２はＣＰＵｌ３はタイマー回路、５，７は
ＮＡＮＤゲートである。
説明用のメモリーマップである。 １はＲＯＭｌ２はＣＰＵｌ３はタイマー回路、５，７は
ＮＡＮＤゲートである。
Claims (1)
- １ 電源投入時にメモリーの特定のアドレスから命令を
読み出して実行を開始するＣＰＵに接続され、始動用の
プログラムを上記特定のアドレスから書き込まれた始動
用のＲＯＭと、この始動用のＲＯＭと同一アドレス空間
内に配置された他のメモリーと、電源投入後所定の時間
経過後に出力が反転するタイマー回路と、タイマー回路
の出力によつて動作し、電源投入時には始動用のＲＯＭ
にチップセレクト信号を送出し、タイマー回路の出力反
転時には上記他のメモリーにチップセレクト信号を送出
する切換回路を設けて成ることを特徴とするメモリー切
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14490581A JPS6043539B2 (ja) | 1981-09-14 | 1981-09-14 | メモリ−切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14490581A JPS6043539B2 (ja) | 1981-09-14 | 1981-09-14 | メモリ−切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846454A JPS5846454A (ja) | 1983-03-17 |
| JPS6043539B2 true JPS6043539B2 (ja) | 1985-09-28 |
Family
ID=15373021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14490581A Expired JPS6043539B2 (ja) | 1981-09-14 | 1981-09-14 | メモリ−切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043539B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193555U (ja) * | 1987-05-29 | 1988-12-13 |
-
1981
- 1981-09-14 JP JP14490581A patent/JPS6043539B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193555U (ja) * | 1987-05-29 | 1988-12-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846454A (ja) | 1983-03-17 |
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