JPS6043587B2 - Ｍｉｓ入力回路 - Google Patents
Ｍｉｓ入力回路Info
- Publication number
- JPS6043587B2 JPS6043587B2 JP53158549A JP15854978A JPS6043587B2 JP S6043587 B2 JPS6043587 B2 JP S6043587B2 JP 53158549 A JP53158549 A JP 53158549A JP 15854978 A JP15854978 A JP 15854978A JP S6043587 B2 JPS6043587 B2 JP S6043587B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- differential
- ecl
- mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、ＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬ
ｏｇｉｃ）出力のような異なるレベル範囲の信号をその
まま入力信号とするＭＩＳＦＥＴ（絶縁ゲート型電界効
果トランジスタ）で構成された入力回路に関する。
ｏｇｉｃ）出力のような異なるレベル範囲の信号をその
まま入力信号とするＭＩＳＦＥＴ（絶縁ゲート型電界効
果トランジスタ）で構成された入力回路に関する。
電子計算機システム等においては、ＥＣＬ回路とＭＩＳ
回路とが混在して構成される。
回路とが混在して構成される。
例えば、ＥＣＬ回路により情報処理装置を構成し、記憶
装置としてＭＩＳメモリを用いる場合等が考えられる。
この場合、ＥＣＬ信号のレベル範囲は、６００ｍＶ程度
の振幅であるため、直接ＭＩＳ論理回路に入力すること
ができず、レベル変換回路を用いるものであつた。
装置としてＭＩＳメモリを用いる場合等が考えられる。
この場合、ＥＣＬ信号のレベル範囲は、６００ｍＶ程度
の振幅であるため、直接ＭＩＳ論理回路に入力すること
ができず、レベル変換回路を用いるものであつた。
すなわち、上記小振幅の信号を識別するための基準電圧
をＭＩＳＦＥＴ回路により形成することは、素子のバラ
ツキ等が大きく困難であつた。この発明は、上証旧Ｃｌ
信号レベルを直接入力することができる■４１５入力回
路を提供するためになされた。
をＭＩＳＦＥＴ回路により形成することは、素子のバラ
ツキ等が大きく困難であつた。この発明は、上証旧Ｃｌ
信号レベルを直接入力することができる■４１５入力回
路を提供するためになされた。
この発明は、ＭＩＳ入力回路としてＭＩＳ差動増幅回路
を用いるとともに、その基準電圧信号として互いに逆相
のＥＣＬレベル信号の差電圧を分圧抵抗等の分圧手段に
より略１／２にしたものを用いようとするものである。
以下、実施例により、この発明を具体的に説明する。第
１図は、この発明の一実施例を示す回路図である。
を用いるとともに、その基準電圧信号として互いに逆相
のＥＣＬレベル信号の差電圧を分圧抵抗等の分圧手段に
より略１／２にしたものを用いようとするものである。
以下、実施例により、この発明を具体的に説明する。第
１図は、この発明の一実施例を示す回路図である。
この回路は、ＭＩＳメモリ回路をＥＣＬ制御回路で直接
アクセスする場合の一実施例を示すものである。この実
施例のＭＩＳメモリ回路にあつては、互いに逆相のチッ
プ選択信号ＣＥ，ＣＶにより起動されるものてあるので
、これを用いてＭＩＳ入力回路の基準電圧を形成する。
アクセスする場合の一実施例を示すものである。この実
施例のＭＩＳメモリ回路にあつては、互いに逆相のチッ
プ選択信号ＣＥ，ＣＶにより起動されるものてあるので
、これを用いてＭＩＳ入力回路の基準電圧を形成する。
すなわち、チップ選択信号ＣＥ，びを形成するＥＣＬ回
路は、エミッタを共通にした差動トランジスタＱｌ，Ｑ
２と、この共通エミッタに設けられ、ベースに定電圧■
Ｂが印加されたトランジスタＱ３とエミッタ抵抗Ｒ３で
構成された定電流回路と、コレクタにそれぞれ設けられ
た負荷抵抗Ｒｌ，Ｒ２と、上記差動トランジスタＱｌ，
Ｑ２のコレクタ出力がベースに印加されたエミッタフォ
ロワ出力トランジスタＱ４，Ｑ５とにより構成され、上
記トランジスタＱ２のベースにＥＣＬ基準電圧（Ｖｒｅ
ｆ）を印加し、トランジスタＱ１のベースにチップ選択
信号ＣＥ″を印加して、上記出力トランジスタＱ４，Ｑ
５より、ＭＩＳメモリ側に送出するチップ選択信号ＣＥ
，ＣＶを得るものである。ＭＩＳメモリ回路側は、上記
チップ選択信号端子間に等しい値に設定された分圧抵抗
Ｒ４，Ｒ５と、この分圧出力と交流的接地端子との間に
ノイズ吸収コンデンサＣとを設けて、基準電圧（Ｖｒｅ
ｆ″）を形成する。
路は、エミッタを共通にした差動トランジスタＱｌ，Ｑ
２と、この共通エミッタに設けられ、ベースに定電圧■
Ｂが印加されたトランジスタＱ３とエミッタ抵抗Ｒ３で
構成された定電流回路と、コレクタにそれぞれ設けられ
た負荷抵抗Ｒｌ，Ｒ２と、上記差動トランジスタＱｌ，
Ｑ２のコレクタ出力がベースに印加されたエミッタフォ
ロワ出力トランジスタＱ４，Ｑ５とにより構成され、上
記トランジスタＱ２のベースにＥＣＬ基準電圧（Ｖｒｅ
ｆ）を印加し、トランジスタＱ１のベースにチップ選択
信号ＣＥ″を印加して、上記出力トランジスタＱ４，Ｑ
５より、ＭＩＳメモリ側に送出するチップ選択信号ＣＥ
，ＣＶを得るものである。ＭＩＳメモリ回路側は、上記
チップ選択信号端子間に等しい値に設定された分圧抵抗
Ｒ４，Ｒ５と、この分圧出力と交流的接地端子との間に
ノイズ吸収コンデンサＣとを設けて、基準電圧（Ｖｒｅ
ｆ″）を形成する。
そして、ソースを共通とした差動
ＭＩＳＦＥＴＱｌＯ，Ｑｌｌと ドレイン負荷ＭＩＳＦ
ＥＴＱｌ２，Ｑェ。
ＥＴＱｌ２，Ｑェ。
と、ソース抵抗Ｒ６とによりＭＩＳ差動増幅回路を構成
し、この差動回路のＭＩＳＦＥＴＱｌｌのゲートに上記
基準電圧（Ｖｒｅｆ″）を印加して、他方のＭＩＳＦＥ
ＴＱｌＯのゲートに、上記同様なＥＣＬ回路１で形成さ
れた出力信号Ｘを直．接入力して、レベル識別された信
号Ｘ，又はｘを得る。なお、上記チップ選択信号ＣＥ，
ｄ百の識別及び他の情報の識別も、上記基準電圧（Ｖｒ
ｅｆ″）を共通に用いた上記同様なＭＩＳ差動増幅回路
により行なうものである。
し、この差動回路のＭＩＳＦＥＴＱｌｌのゲートに上記
基準電圧（Ｖｒｅｆ″）を印加して、他方のＭＩＳＦＥ
ＴＱｌＯのゲートに、上記同様なＥＣＬ回路１で形成さ
れた出力信号Ｘを直．接入力して、レベル識別された信
号Ｘ，又はｘを得る。なお、上記チップ選択信号ＣＥ，
ｄ百の識別及び他の情報の識別も、上記基準電圧（Ｖｒ
ｅｆ″）を共通に用いた上記同様なＭＩＳ差動増幅回路
により行なうものである。
この実施例回路にあつては、第２図に示すように、互い
に逆相のＥＣＬレベル信号ＣＥ，ＣＰ！．を用いて、抵
抗分割により基準電圧（Ｖｒｅｆ″）を形成するもので
あるため、ＥＣＬ回路側の信号レベルのバラツキ及び変
動に追随した中間電圧となり、高ノ精度の信号識別が実
現できる。
に逆相のＥＣＬレベル信号ＣＥ，ＣＰ！．を用いて、抵
抗分割により基準電圧（Ｖｒｅｆ″）を形成するもので
あるため、ＥＣＬ回路側の信号レベルのバラツキ及び変
動に追随した中間電圧となり、高ノ精度の信号識別が実
現できる。
また、上記中間電圧は抵抗比により決定されるものであ
り、モノリシック半導体集積回路に形成される抵抗比は
高精度に設計できることより、略１／２の中間電圧を得
ることは容易である。
り、モノリシック半導体集積回路に形成される抵抗比は
高精度に設計できることより、略１／２の中間電圧を得
ることは容易である。
これにより、ＥＣＬ論理回路と■Ｓ論理回路とを直結で
きることとなり、これらを含むディジタル制御回路にお
けるシステムの簡素化及び高速化、並びに低消費電力化
が期待できるものとなる。この発明は、前記実施例に限
定されず、ＥＣＬ信号ＣＥ，ＣＥの変化時のノイズ吸収
用のコンデンサＣは、ＭＩＳ差動増幅回路におけるゲー
ト容量を利用することにより省略できるものである。ま
た、基準電圧信号（■Ｒｅｆ″）を形成するＥＣＬ信号
は、ＭＩＳ論理回路側の入力端子の削減を図るため、上
記チップ選択信号ＣＥ，び等のようにＭＩＳ論理回路の
入力信号を用いることが好ましいが、上記基準電圧（Ｖ
ｒｅｆ″）のみを形成する特別なパルス信号等を用いる
ものであつてもよい。
きることとなり、これらを含むディジタル制御回路にお
けるシステムの簡素化及び高速化、並びに低消費電力化
が期待できるものとなる。この発明は、前記実施例に限
定されず、ＥＣＬ信号ＣＥ，ＣＥの変化時のノイズ吸収
用のコンデンサＣは、ＭＩＳ差動増幅回路におけるゲー
ト容量を利用することにより省略できるものである。ま
た、基準電圧信号（■Ｒｅｆ″）を形成するＥＣＬ信号
は、ＭＩＳ論理回路側の入力端子の削減を図るため、上
記チップ選択信号ＣＥ，び等のようにＭＩＳ論理回路の
入力信号を用いることが好ましいが、上記基準電圧（Ｖ
ｒｅｆ″）のみを形成する特別なパルス信号等を用いる
ものであつてもよい。
第１図は、この発明の一実施例を示す回路図、第２図は
、基準電圧発生回路の波形図である。 １・・・ＥＣＬ論理回路。
、基準電圧発生回路の波形図である。 １・・・ＥＣＬ論理回路。
Claims (1)
- 【特許請求の範囲】 １ 一対の入力端子と、上記一対の入力端子のうちの一
方の入力端子にそのゲートが接続された第１の差動ＭＩ
ＳＦＥＴと、上記一対の入力端子のうちの他方の入力端
子にそのゲートが接続された第一２の差動ＭＩＳＦＥＴ
とを有し、第１のＥＣＬ回路から出力されたＥＣＬレベ
ル信号が、上記一対の入力端子を介して上記第１の差動
ＭＩＳＦＥＴに供給される差動増幅回路と、第２のＥＣ
Ｌ回路によつて形成された互いに逆相のＥＣＬレベル信
号が印加される第１及び第２端子と、上記第１及び第２
端子間に接続され、上記第１端子と第２端子の電位のほ
ぼ中間の電位の分圧出力を生じる分圧手段とを備えてな
り、上記分圧手段の分圧出力が、上記差動増幅回路の他
方の入力端子を介して上記第２の差動ＭＩＳＦＥＴに供
給されるようにされていることを特徴とするＭＩＳ入力
回路。 ２ 上記分圧手段は上記第１及び第２端子間に直列接続
された互いにほぼ同一の抵抗値を持つ一対の分圧抵抗と
、この分圧抵抗の共通接続点と電源端子との間に設けら
れた容量手段とからなる特許請求の範囲第１項に記載の
ＭＩＳ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53158549A JPS6043587B2 (ja) | 1978-12-25 | 1978-12-25 | Ｍｉｓ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53158549A JPS6043587B2 (ja) | 1978-12-25 | 1978-12-25 | Ｍｉｓ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587378A JPS5587378A (en) | 1980-07-02 |
| JPS6043587B2 true JPS6043587B2 (ja) | 1985-09-28 |
Family
ID=15674127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53158549A Expired JPS6043587B2 (ja) | 1978-12-25 | 1978-12-25 | Ｍｉｓ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043587B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685141B2 (ja) * | 1983-03-31 | 1994-10-26 | 株式会社東芝 | 充放電回路 |
-
1978
- 1978-12-25 JP JP53158549A patent/JPS6043587B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587378A (en) | 1980-07-02 |
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