JPS6045451B2 - デイジタル制御回路試験装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体メモリ等のディジタル制御回路試験
装置に関する。

半導体メモリ等の試験装置として、トリガパルスを起動
入力とし、所定のプログラムに従つたテストパターンを
形成するものが公知である。

この試験装置にあつては、トリガパルスで起動がかかり
、内部プログラムに従つたテストパターンを形成するも
のであるため、例えば、半導体メモリのように、書き込
みサイクルと読み出しサイクルのように異なる動作周期
を有するものにおいては、上記動作周期は、上記トリガ
パルスが発生した後に決定される。したがつて、上記ト
リガパルスの周期を上記動作周期に合致させることが不
可能である。すなわち、上記トリガパルス発生回路は、
一般に基準パルスを入力とするプログラムカウンタで構
成されるものであるため、トリガパルスが発生するとき
に、周期を決定する情報をプリセットする必要があるか
らである。

以上の理由により、上記構成の試験装置にあつては、動
作周期が変化した場合には、そのサイクルをダミーサイ
クルとして試験を行なわず、次のサイクルで試験を行な
うものであつた。

このため、書き込み／読み出しが交互に行なわれるよう
な試験パターンでは、長時間を費やすこととなるという
問題があつた。

この発明は、パターン発生回路において、トリガパルス
が入力されてから、実際に試験パターン（同期パルス）
が出力されるまで相当時間（例え・ば１２０ｎｓｅｃ程
度）を費やすことに着目し、この遅延時間を利用して、
試験動作の周期を決定する同期パルスの周期と、その試
験に要する動作周期とを合致させて被試験ディバイスに
入力することにより、試験効率の向上を図ろうとするも
のであιる。

以下、実施例により、この発明を具体的に説明する。

第１図は、この発明の一実施例を示すブロック図である
。

１は、パターン発生回路であり、トリガパルス和を起動
入力として、所定のプログラムに従つたテストパターン
を形成するものである。

このテストパターンは、上記トリガパルスと同一周期の
同期パルスＳＹＮＣと、試験入力信号として用いるパタ
ーン信号とで構成されるが、上記トリガパルで℃に対し
て遅れ時間ｔ１を有するものである。２は、被試験ディ
バイスであり、例えば半導体メモリ等のディジタル制御
回路である。

３は、シフトレジスタ群であり、上記パターン発生回路
１のそれぞれのパターン出力を入力とする３ビット構成
のシフトレジスタで構成される。

上記シフトレジスタ群の１つを同図に示すものであり、
縦続接続されたフリップフロップ回路３ａ〜３ｃで構成
され、他のシフトレジスタについても同様である。４は
、クロックパルス発生回路であり、トリガパルスＴＧを
入力として、これを遅延手段４ａ〜４ｃで遅延させるこ
とにより、上記シフトレジスタ３のクロックパルスφ１
〜φ３を形成する。

このクロックパルスφ１〜φ３のトリガパルスｍに対す
る遅延時間ち〜Ｔ４と、上記同期パルスＳＹＮＣのトリ
ガパルスＴＧに対する遅延時間ｔ１との関係は、上記シ
フトレジスタ３を介して出力されるパターン信号と、直
接被試験ディバイス２に供給される同期パルスとを一致
させるため、次のような関係に設定するものである。５
は基準パルスを形成する発振回路である。

６は、トリガパルス発生回路であり、上記基準．パルス
を入力とするプログラムカウンタで構成される。

７は、上記プログラムカウンタ６のプリセット入力を切
り換えるゲート回路であり、上記シフトレジスタ群のう
ち、試験動作の周期が判定できる，パターン信号を入力
とするもの（例えば、半導体メモリにあつては、書き込
み／読み出し命令）の中間出力を入力とする制御信号発
生回路８により、トリガパルスの周期を決定するプログ
ラムカウンタ６のプリセット情報が書き込まれたレジス
で夕９ａ，９ｂのうち、いずれかを選択して上記プログ
ラムカウンタ６に送出するものである。

この実施例においては、トリガパルスＴＧが発生した時
点では、そのトリガパルスＴＧで形成されるパターン出
力が試験動作周期が判明しないこと、及びその時点では
プログラムカウンタは前のプリセット情報で周期が決定
されて動作しているものであること、並びに実際にパタ
ーン信号が出力されるまで時間遅れがあることに着目し
、上記パターン出力は、シフトレジスタを用いてさらに
遅らせて被試験ディバイスに送出するようにするととも
に、この時間を利用して、上記パターン出力による動作
試験周期の判定及びトリガパルスビ℃の周期の修正を行
ない、同期パルスＳＹＮＣとパターン出力の合致を図ろ
うとするものである。このことは、第２図の動作波形図
を参照して詳細に説明する。被試験ディバイス２の動作
周期が、例えば半導体メモリのように、読み出し周期Ｔ
Ｒと書き込み周期Ｔｗとの２種類ある場合には、レジス
タ９ａには読み出し周期ＴＲを形成するプリセット情報
が書き込まれ、レジスタ９ｂには書き込み周期ＴＷを形
成するプリセット情報が書き込まれている。

試験開始において、ゲート回路７が上記レジスタ９ａの
出力をプログラムカウンタ６に入力するよう動作する場
合、そのトリガパルスｍで形成されたパターン信号が書
き込み用のものであるときは、次のように、修正がなさ
れる。

最初のトリガパルスＴＧの発生により、パターン発生回
路１は、時間ｔ１だけ遅れて同期パルスＳＹＮＣとパタ
ーン信号ＰＯＵＴを出力する。

一方、シフトレジスタ３のクロックパルスφ１〜φ３は
、上記トリガパルスＴＧに対して、時間ち〜Ｔ４だけそ
れぞれ遅れて発生する。これらの第１番目のクロックパ
ルスφ１〜φ３は、上記同期パルスに先行して発生する
ものであるため、ここで入力されるパターン出力は無効
信号として処理される。すなわち、第１番目のフリップ
フロップ３ａに書き込み命令Ｗがセットされるのは、第
２番目のクロックパルスφ１により行なわれる。この後
、この第１番目フリップフロップ３ａに書き込み命令ｗ
がセットされたことより、ゲート制御回路８は、ゲート
回路７を切り換えてレジスタ９ｂの内容をプログラムカ
ウンタ６に伝える。したがつて、第３番目のトリガパル
スが発生した時点で、プログラムカウンタ６には書き込
み周期情報Ｔｗがセットされることとなり、第３番目と
第４番目のトリガパルスＴＧの周期を書き込み周期Ｔｗ
に修正する。

一方、シフトレジスタを構成する第２番目のフリップフ
ロップ３ｂには、第１、第２番目のクロックパルスφ２
のタイミングでは、無効入力であるので、上記書き込み
パターンｗは、第３番目クロックパルスφ２でセットさ
れ、出力Ｒｂが得られる。

このフリップフロップ３ｂのクロックパルスの周期は、
修正されたトリガパルスの周期となり、パターン信号の
内容と一致したものとなる。

そして、シフトレジスタを構成する出力段のフリップフ
ロップ３ｃには、上記同様に第１、第２番目のクロック
パルスφ３のタイミングでは、無効入力となるので、上
記書き込みパターンＷを第３番目のクロックパルスφ３
でセットし、出力Ｒｃを形成する。この出力Ｒｃは、書
き込み用のパターン信号で、その出力期間は、このシフ
トレジスタ３を通さないで直接に被試験ディバイス２に
入力される同期パルスＳＹＮＣの書き込み用に修正され
たものと一致したものが得られる。なお、このパターン
出力Ｒｃと同期パルスＳＹＮＣの関係を明確にするため
、同図に示すように、同期パルスＳＹＮＣを改めて書き
示すものである。なお、パターン発生回路１の第２番目
のパターン出力が読み出し命令である場合には、第４番
目のクロックパルスφ１でセットされた読み出し命令Ｒ
で、ゲート回路７をレジスタ９ａに切り換えるものであ
るため、第４番目のトリガパルスｍのタイミングでプロ
グラムカウンタ６には、レジスタ９ａの内容がセットさ
れ、第４番目と第５番目の周期を読み出し用周期ＴＲに
修正し、シフトレジスタ３ｂ，３ｃを通して出力される
間に同期パルスＳＹＮＣとパターン出力の一致を図るも
のである。

なお、プログラムカウンタ６の動作は、２進カウンタの
各桁の内容がすべて“１゛となつて、トリガパルスを発
生するとともに、次の基準パルスによリセットされると
きの内容が上記いずれかのレジスタ９ａ又は９ｂの内容
で決定されることにより、プリセット動作がなされる。

以下、同様にして、パターン出力の内容に応じて周期の
修正が行なわれ、かつ、同期パルスＳＹＮＣと、パター
ン出力とが一致するため、試験能率の向上が図れるので
ある。すなわち、この実施例によれば、同期パルスＳＹ
ＮＣの最初の２周期だけがダミーサイクルとなるだけで
、後は連続しての繰り返しパターン信号を形成すること
ができる。

この発明は、前記実施例に限定されず、種々の実施形態
を採ることができる。

上記時間合せ及び周期修正のために用いるクロックパル
スφ１〜φ３の位相関係は、多少変更できるが、ダミー
サイクルを少なくするため、及びシフトレジスタのビッ
ト数を少なくするためには、前記実施例に示すものが望
ましい。

また、クロックパルスφ１〜φ３を形成するための遅延
手段を、直列接続するものとしたが、それそれ上記時間
ち〜ζを有するものより得ること、又は、上記プログラ
ムカウンタの出力て形成するものとしてもよい。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２
図は、その動作波形図である。 １・・・パターン発生回路、２・・・被試験ディバイス
、３・・・シフトレジスタ、４・・・クロックパルス発
生回路、５・・・発振回路、６・・・トリガパルス発生
回路（プログラムカウンタ）、７・・・ゲート回路、８
５・・・制御信号発生回路、９ａ，９ｂ・・ルジスタ。

Claims (1)

【特許請求の範囲】
1. １ トリガパルス発生回路と、このトリガパルスに応答
   して所定のプログラムに従つたテストパターン及び同期
   パルスを発生するパターン発生回路と、、このパターン
   発生回路の被試験ディバイスに供給されるそれぞれのテ
   ストパターンを入力とし、複数ビットからなるシフトレ
   ジスタと、上記トリガパルスに対して、それぞれ遅延さ
   れたクロックパルスを上記シフトレジスタに供給するク
   ロックパルス発生回路であつて、最終段シフトレジスタ
   に供給するクロックパルスは、上記パターン発生回路に
   おける遅延時間より短かく設定したものと、上記シフト
   レジスタのうち、被試験ディバイスの動作周期を決定す
   るパターン出力を入力とするものの初段以降であつて最
   終段より前の出力で上記トリガパルスの周期を制御する
   トリガパルス周期制御回路とを含むことを特徴とするデ
   ィジタル制御回路試験装置。