JPS6046449B2 - 除算エラ−検出方式 - Google Patents

Description

【発明の詳細な説明】 本発明は除算装置における制御信号のエラーを簡単な
構成によつて検出できるようにした除算エラー検出方式
に関するものである。

除算装置の制御回路に複雑であるが、従来の除算装置
においてはデータ系にはパリテイビットなどが設けられ
、これによるエラー検出が行われているが、制御系のエ
ラーをチェックする手段が設けられていなかつた。

制御系のエラーを検出するために、制御系を２重化、３
重化することが行われているが、２重化や３重化による
エラー検出方法は、金物量を著しく増加させるという欠
点を有している。 本発明は、上記の考慮に基づくもの
であつて、比較的簡単な金物を付加するのみで除算装置
の制御系のエラーを検出できるようにした除算エラー
検出方式を提供することを目的としている。

そしてそのため、本発明の除算エラー検出方式は、被除
数又は部分剰余と除数との加減算を繰返すことにより除
算を行う除算装置の除算エラー検出方式であつて、引き
続いて行われる演算サイクルを制御するための牲御信号
がセットされる制御信号レジスタと、該制御信号レジス
タの出力に基づいて上記引き続いて行われる演算で求め
られる商を予測する第１の予測回路と、上記引き続いて
行われた演算で求められた部分剰余から商を予測する第
２の予測回路と、上記第１の予測回路の出力と第２の予
測回路の出力が不一致のときエラー信号を出力する比較
回路とを有することを特徴とするものである。以下、本
発明を図面を参照しつつ説明する。 第１図は本発明の
１実施例であつて、１は被除数を格納するＡレジスタ、
２は除数を格納するＤレジスタ、３は３１２Ｄレジスタ
で除数の３１２倍を格納するレジスタ、４と５はシフト
回路、６と は選択回路、８と９は制御信号発生回路、
１０は部分剰余と除数の適当な倍数との演算を行う加減
算器、１１は加減算器１０のキャリー出力に従つて制御
信号発生回路８と９のいずれか一方を選択する選択回路
、１２は選択回路１１の出力を格納するレジスタ、１３
はレジスタ１２の出力に基づ゛いて商を予測する予測回
路、１４は部分剰余を格納するレジスタ、１５はレジス
タ１４の出力に基づいて商を予測する回路、１６は回路
１３と１５の出力を比較する回路、１７は回路１５の出
力を格納するレジスタ、１８と１９はキャリー信号線、
２０はエラー信号線、２１はキャリー信号線１９上の信
号値を記憶するフリップ・フロップ、２２はレジスタ１
７とフリップ・フロップ２１とにより商を補正する補正
回路、２３は補正回路２２の出力である真の商を格納す
るレジスタ、２４はデコーダをそれぞれ示している。

なお、キャリー信号線１８上の信号はキャリーが存在し
ないときｒ１ョとなり、信号線１９上の信号はキャリー
があるときにＲＬとなり、信号線２０上の信号は回路１
６が不一致を検出したときｒ１ョとなる。次に実施例の
動作を説明する。第１回目の処理においては、先ず被除
数の先頭のみが制御信号発生回路８と９に送られ、そし
て被除数のみを加減算器１９に入力する。この結果、キ
ャリー信号線１８上に信号が生ずるがこの信号によつて
制御信号発生回路８を選択する。この選択された制御信
号発生回路８又は９の出力がレジスタ１２にセットされ
る。次にレジスタ１２の内容で定められる除数の倍数と
被除数が加減算器１０に入力されて加算または減算が行
われ、その結果である部分剰余がレジスタ１４にセット
される。なお、レジスタ１２はシフト回路４，５のシフ
ト量の制御や選択回路７の制御、加減算器１０の加算／
減算指示などを行うものである。部分剰余の上位ビット
は回路１５に入力され、回路１５によつて商が予測され
る。なお、回路１５にはレジスタ２の出力も入力されて
いる。予測された商はレジスタ１７に格納される。また
、レジスタ１４の部分剰余はシフト回路４に送られる。
シフト回路４の出力の先頭部分と除数の適当な倍数の先
頭部分とが制御信号発生回路８および９に送られる。尚
、制御信号発生回路８および９には、除数の先頭部分が
常に送られている。キャリー信号線１８，１９の符号に
よつて制御信号発生回路８と９の内のいずれか一方が選
択され、選択された制御信号発生回路８または９の出力
がレジスタ１２に格納される。レジスタ１７に格納され
た商は、レジスタ１２の内容に基づいて予測された商と
比較され、両者が不一致のときエラー信号が出力される
。第２回目の処理においては、レジスタ１２で指定され
る除数の倍数とシフト回路４の出力とが加減算器１０に
入力される。

加減算器１０はレジスタ１２の指定にしたがつて加算又
は減算を行い、その結果である部分剰余がレジスタ１４
にセットされる。レジスタ１４の上位部分は回路１５に
送られる。回路１５は予測し、その予測値をレジスタ１
７に送る。他方、レジスタ１２の出力は回路１３に送ら
れ、回路１３によつて商が予測される。回路１３によつ
て予測された商と回路１５によつて予測された商は比較
回路１６に入力され、比較回路１６は両者が不一致のと
きエラー信号を出力する。レジスタ１４の部分剰余は、
第１回目のときと同様にシフト回路４に送られ、そして
部分剰余の先頭と除数の先頭が制御信号発生回路８及び
９に送られ、そしてキャリー信号に従つて選択された制
御信号発生回路８又は９の出力がレジスタ１２に格納さ
れ、第３回目の処理の準備がなされる。上記のような処
理が第２回目の処理以降も所望の回数だけ繰返され、そ
のあと公知の後処理が行われる。第１図の実施例をより
詳細に説明する。

倍除数法を使用し、被除数（ＤＩＶＩＤＥＮＤ）及び除
数（ＤＩＶＩＤＥＲ）の上位３ビットをデコードして倍
除数、被除数のシフト量及び商を決定している。この方
法そのものは公知である。第２図はそのコード、パター
ン、第２図ａは部分剰余が正の場合を示し、第２図ｂは
部分剰余が負の場合を示す。第２図において、（注１）
は演算結果のキャリーが０の場合、（注２）は演算結果
のキャリー１の場合を示す。第２図の商を仮の商と呼ぶ
。デコーダ２４の出力はシフト回路４のシフト量、シフ
ト回路５のシフト量及ひ選択回路７の制御信号を生成″
している。シフト回路４を制御しているのは１ビットの
ＡＩＮＰと言う信号であり、シフト回路５及び選択回路
７を制御しているのは３ビットから成るＢＩＮＰＯ，Ｂ
ＩＮＰｌ，ＢＧＡＴＥと言う信号てある。ＡＮＩＰによ
りシフト回路４は次のように動作する。１ＡＩＮＰ＝０
の場合は左へ２ビットシフトする。

２ＡＩＮＰ＝１の場合は左へ３ビットだけシフトする。

また、ＢＩＮＰＯ，ＢＩＮＰｌ，ＢＧＡＴＥによりシフ
ト回路５及び選択回路７は第３図のように動作する。倍
除数と上記の制御信号との対応関係は第４図のようにな
る。また、仮の商と倍除数との対応関係は第２図から第
５図のようになる。従つて、仮の商と制御信号との対比
関係は第６図のようになり、この論理に従つて予測回路
１３に於いて制御信号に基づいて仮の商を生成している
。一方、予測回路１５では第２図に基づいて部分剰余、
即ちレジスタ１４の上位３ビットから仮の商を生成して
いる。以上のことは、部分剰余から制御信号が作成でき
るこことも意味している。

第７図ａは部分剰余から制御信号を生成した場合のタイ
ムチャートを示し、第７図ｂは部分剰余を加減算器１０
で作成するのに並行して制御信号発生回路８及び９で制
御信号を作成する場合のタイムチャートを示している。
第７図ａに示すように部分剰余から制御信号を生成する
と、第７図ｂに比べてＴＩだけ時間が余分にかかる。こ
の為、部分剰余を加減算器１０で作成するのと並行して
、制御信号発生回路８及び９て制御信号を作成している
わけである。第１図の実施例により、制御信号発生回路
８と９、選択回路１１、レジスタ１２の回路、即ち制御
信号ＡＩＮＰ，ＢＩＮＰＯ，ＢＩＮＰｌ，ＢＧＡＴＥ作
成におけるエラーを検出することが出来る。更に、予測
回路１５、即ち仮の商作成におけるエラーも検出するこ
とが出来る。第１図の実施例において、回路１３及び比
較回路１６を除く部分は従来の除算回路も備えているも
のである。

第１図において、制御信号発生回路８と９、選択回路１
１、レジスタ１２及びデコーダ２４などは除算装置の制
御系を構成しているが、この実施例においてはこの制御
系のエラーを確実に検出することが出来る。一般に加減
算器１０はパリテイ−チェック機能を有しているもので
あるので加減算器１０の出力に基づいて予測された商は
一応正しいものと予想されるので、この商と制御系で予
想された商とを比較することによつて制御系のエラーを
検出することが可能となる。制御系を２重化すると制御
信号発生回路８と９、選択回路１１、レジスタ１２及び
デコーダ２４は２個ずつ必要となるが、第１図の実施例
では回路１３と比較回路１６を付加するのみで、制御系
のエラーを確実に検出することが出来る。以上説明から
明らかなように、本発明によれば除算装置の複雑な制御
系のエラーを僅かな金物を付加するのみで検出すること
が可能となる。

【図面の簡単な説明】

第１図は本発明の１実施例構成を示す図、第２図は被除
数及び除数の上位３ビットと倍除数、被除数及び商との
関係を示す図、第３図は制御信号とシフト回路５及び選
択回路７の動作の関係を示す図、第４図は倍除数と制御
信号の関係を示す図、第５図は仮の商と倍除数の関係を
示す図、第６図は仮の商と制御信号の関係を示す図、第
７図は部分剰余から制御信号を生成した場合のタイムチ
ャート及び部分剰余を加減算器１０で作成するのに並行
して制御信号発生回路８及び９で制御信号を作成する場
合のタイムチャートを示す図である。 １・・・・・・被除数を格納するＡレジスタ、２・・・
・・・除数を格納するＤレジスタ、３・・・・・・３１
２Ｄレジスタで除数の３１２倍を格納するレジスタ、４
と５・・シフト回路、６と７・・・・・選択回路、８と
９・・・・・・制御信号発生回路、１０・・・・・・部
分剰余と除数の適当な倍数との演算を行う加減算器、１
１・・・・・・加減算器１０のキャリー出力に従つて制
御信号発生回路８と９のいずれか一方を選択する選択回
路、１２・・・選択回路１１の出力を格納するレジスタ
、１３・・・・・・レジスタ１２の出力に基づいて商を
予測する予測回路、１４・・・・・・部分剰余を格納す
るレジスタ、１５・・・・・・レジスタ１４の出力に基
づいて商を予測する回路、１６・・・・・・回路１３と
１５の出力を比較する回路、１７・・・・・・回路１５
の出力を格納するレジスタ、１８と１９・・・・・・キ
ャリー信号線、２０・・・・・・エラー信号線、２１・
・・・・キャリー信号線１９上の信号値を記憶するフリ
ップ・フロップ、２２・・・・・・レジスタ１７とフリ
ップ●フロップ２１とにより商を補正する補正回路、２
３・・・・・・補正回路２２の出力である真の商を格納
するレジスタ、２４・・・・・・デコーダ。

Claims (1)

【特許請求の範囲】
1. １ 被除数又は部分剰余と除数との加減算を繰返すこと
   により除算を行う除算装置の除算エラー検出方式であつ
   て、引き続いて行われる演算サイクルを制御するための
   制御信号がセットされる制御信号レジスタと、該制御信
   号レジスタの出力に基づいて上記引き続いて行われる演
   算で求められる商を予測する第１の予測回路と、上記引
   き続いて行われた演算で求められた部分剰余から商を予
   測する第２の予測回路と、上記第１の予測回路の出力と
   第２の予測回路の出力が不一致のときエラー信号を出力
   する比較回路とを有することを特徴とする除算エラー検
   出方式。