JPS6046450B2 - 高速バツフアメモリ制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、高速バッファメモリ制御方式、特に情報処理
装置に含まれるバッファメモリ制御部を制御する高速バ
ッファメモリ制御方式に関する。

一般に、高速バッファメモリはメモリ階層を構成するも
のてあり、情報処理装置内に備えており主記憶装置に格
納した情報の一部を保持する。この情報処理装置がプロ
グラムの実行時に、必要な命令、ならびにオペランド等
をアクセスする際に、欲する情報が高速バッファメモリ
に存在するかどうか、先す調べ存在していれば（ＨＩＴ
するという）、この欲する情報は高速バッファメモリか
ら供給される。しかし、この欲する情報が高速バッファ
メモリに存在していない場合は、主記憶装置から供給さ
れると同時に、その情報に対する以後の使用に備えその
情報を高速バッファメモリに登録する。情報処理装置で
あるプログラムを実行する際、高速バツフアメモリヘの
ＨＩＴ率が高い程そのプログラムの実行時間は短かくな
る。

情報処理装置で実行するプログラムには特権プログラム
と非特権プログラムがあり、一般にＨＩＴ率は特権プロ
グラムは低く、非特権プログラムは高い。従来の高速バ
ッファメモリ制御方式は、１つのバッファメモリ制御部
とこれに対応した制御フラグを格納する制御フラグレジ
スタを含み、プログラムの実行に先だつて制御フラグに
含まれるロード指示信号をセット状態にし、このロード
指示信号がセットされているときに前記プログラムを主
記憶装置から前記バッファメモリ制御部に移し、次いで
このプログラムを実行していた。

このようなプログラムが順次実行される場合には、先行
するプログラムの実行が終了すると、後続するプログラ
ムをロードして実行している。

このため、実行されるプログラムの切換え直後゛のＨＩ
Ｔ率は非常に低い。これは切換え前後のプログラムの主
記憶装置の格納領域が異なるため当然である。すなわち
、従来の高速バッファメモリ制御方式は、プログラムの
切換時に、ＨＩＴ率が低下すると・いう欠点があつた。

本発明の目的は、プログラムの切換時においても、ＨＩ
Ｔ率が低下しない高速バッファメモリ制御方式を提供す
ることにある。

すなわち、本発明の目的は、２組の高速バツフアメモリ
を備え現在、情報処理装置で使用していない高速バッフ
ァメモリに、次に情報処理装置に実行が渡されるプログ
ラムの内容を主記憶装置よりロードしておくことにより
、プログラムの切換が行なわれた際のＨＩＴ率の向上を
図れる高速バッファメモリ制御方式を提供することにあ
る。

すなわち、本発明の目的は、高速バッファメモリを２組
情報処理装置に備え、高速バッファメモリの動作状態を
示す制御フラッグの下に、現在情報処理装置により、使
用されていない高速バッファメモリに、次に情報処理装
置に実行が割り当てられるプログラム情報を主記憶より
ロードしておくことより、そのプログラムに制御が渡つ
た際のＨＩＴ率の向上を図る高速バッファメモリ制御方
式を提供することにある。本発明の高速バッファメモリ
制御方式は、高速バッファメモリを内蔵し、主記憶装置
の内容を一時この高速バッファメモリに移して利用する
よう構成された情報処理装置の高速バッファメモリの制
御方式に於て、上記高速バッファメモリを２組備え、前
記高速バッファメモリの動作状態を示す制御フラッグの
下に、現在情報処理装置により使用されていない高速バ
ッファメモリに、次に情報処理装置に実行が割り当てら
れるプログラムの情報を主記憶装置より移し、前記プロ
グラムに制御が渡された時、前記高速バッファメモリを
利用するよう制御して構成される。

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図．で、第２
図は、第１図に示す制御フラグレジスタへの制御フラグ
の格納情報を説明する説明図、第３図は第１図に示す実
施例の動作説明図である。

以下、第１図〜第３図を参照しながら本発明の一実施例
を説明する。第１図において、情報処理装置は２つのバ
ッファメモリ制御部Ａ，Ｂおよび、制御フラグレジスタ
１を含んでいる。

これらのバッファメモリ制御部Ａ，Ｂはそれぞれ高速バ
ッファメモリを含んでいる。制御フラグレジスタ１は、
第２図に示すよ・うに、バッファメモリ制御部Ａ，Ｂの
それぞれに対応した制御フラグ下Ａ，ＦＢを格納してお
り、これらの制御フラグＦＡ，ＦＢはそれぞれイネーブ
ル状態か否かを示すイネーブル信号ＥＡ，ＥＢと、現在
情報処理装置が使用しているバッファメモリ制御部Ａ，
Ｂであるかどうかを示す使用中表示信号ＵＡ，ＵＢと、
次に実行するプログラムのため主記憶装置に格納した情
報を高速バッファメモリにロードさせるための開始を指
示するかどうかを示すロード指示信号ＬＡ，ＬＢとを有
している。第３図は第１図に示す実施例でのプログラム
実行要求および実行状態、ならびに、バッファメモリ制
御部の使用状態、および、制御フラグレジスＬ夕の格納
状態を示している。第３図において、情報処理装置にプ
ログラム実行要求がなければシステムプログラムＳＰは
実行要求待の状態にある。

この状態で主記憶装置に格納されているプログラムＰｌ
，Ｐ２，Ｐ３がこの順に実行されるためプログラムＰ１
の実行要求があるとシステムプログラムＳＰはプログラ
ムＰ１の実行快開始前にバッファメモリ制御部Ａを使用
するようイネーブル信号ＥＡおよび使用中表示信号ＵＡ
を“゜１゛にしてプログラムＰ１の実行に移行する。

プログラムＰ１の実行中に、プログラムＰ２の実行要求
が来るとシステムプログラムＳＰに一時制御が移りプロ
グラムのスケジユーリング等を実行し、プログラムＰ１
の実行終了後に、プログラムＰ２を実行すると決まれば
、プログラムＰ１の実行中の主記憶アクセスのかんげき
を利用して、プログラムＰ２を実行するための情報をバ
ッファメモリ制御部Ｂにロードしておくためイネーブル
信号ＥＢｌおよびロード指示信号ＬＢを゜“１゛にセッ
トする。

プログラムＰ１の終了で、制御はシステムプログラムＳ
Ｐに移りイネーブル信号ＥＡ，および使用中表示信号Ｕ
Ａをリセットすると共にプログラムＰ２のための情報を
ロードしておいたバッファメモリ制御部Ｂをプログラム
Ｐ２の実行に使用するための使用中表示信号Ｉをセット
しロード指示信号ＬＢをリセットする。

プログラムＰ２の実行中、プログラムＰ３の実行要求が
来ると前記と同様に一時システムプログラムＳＰに制御
が移り、プログラムＰ２の実行中、プログラムＰ３の実
行で利用する情報をバッファメモリ制御部Ａにロードし
ておくためイネーブル信号ＥＡおよびロード指示信号Ｌ
Ａをセットする。

プログラムＰ２の終了でイネーブル信号ＥＢおよび使用
中表示信号ＵＢをリセットし、プログラム３の実行を行
なうためロード指示信号ＬＡをリセットし、使用中表示
信号ＵＡをセットする。

第３図において、プログラムＰ２が実行されると仮定し
て第１図に示す実施例の動作を説明する。プログラムＰ
２の実行中バッファメモリ制御部Ｂが利用されているた
めイネーブル信号ＥＢおよび使用中表示信号Ｉはセット
されている。

プログラムＰ２の実行中に、プログラムＰ３の実行要求
が来ると、プログラムＰ２の終了でプログラムＰ３を実
行するとシステムプログラムＳＰが決めたとするとプロ
グラムＰ３の情報をバッファメモリ制御部Ａにロードす
るためプログラムＰ３の格納開始位置を示すベースおよ
び格納サイズを示すバウンドをベースバウンドレジスタ
３に格納し、命令カウンタ２にシステムプログラムＳＰ
が値をセットしイネーブル信号ＥＡおよびロード指示信
号ＬＡを制御フラグレジスタ１にセットする。

これによりバッファメモリ制御部Ａはベースバウンドレ
ジスタ３に格納されたベースと命令カウン２に格納され
たアドレスとをアドレスアダー４で加算し、その結果を
アドレスレジスタ７に格納し主記憶装置に対してアクセ
スをする。ここで、アドレスレジスタ７の上位ビットは
高速バッファメモリディレクトリ部８に格納し、主記憶
装置から読み出した情報は高速バッファメモリ記憶部９
に格納する。

命令カウンタ２は主記憶装置をアクセスする度に読出し
ワード数だけカウントアップされる。

カウンタ６は高速バッファメモリのエントリ全てに主記
憶装置から読み出した情報が格納されたかどうかを検出
するためのものであり主記憶装置のアクセス毎にカウン
トアップされる。この動作は次のいずれかの状態が発生
するまで続けられる。（１）ベースバウンドレジスタ３
に格納したバウンドと命令カウンタ２に格納したアドレ
スとを比較器５で比較しアドレス≧バウンドとなつた時
。

（２）カウンタ６の内容が“１゛となつた時。

すなわち高速バッファメモリの全エントリに主記憶装置
から読み出した情報がロードされた時。（３）ロード指
示信号ＬＡがリセットされた時。上記のいずれかの状態
が発生した時、制御部１０に通知され、上記の主記憶装
置から読み出される情報のロード動作は停止される。プ
ログラムＰ２の実行終了でシステムプログラムＳＰはバ
ッファメモリ制御部Ｂに格納されているすべての情報を
無効とするためイネーブル信号ＥＢおよび使用中表示信
号Ｉをリセットし、その後、プログラムＰ３を実行する
ためロード指示信・号ＬＡをリセットし使用中表示信号
ＵＡをセットする。

これはバッファメモリ制御部Ａのプログラムロードを終
了させ、プログラムＰ３の実行でバッファメモリ制御部
Ａを使用することを意味する。そして命令カウンタにそ
のプログラムのエントリポイントをセットし制御をプロ
グラムＰ３に移す。プログラムＰ３の実行中に引き続い
て次に実行すべきプログラムの実行要求が来た時、プロ
グラムＰ３の実行中、後続するプログラムの情報をバッ
ファメモリ制御部Ｂを使用して上述と同様な手段にてロ
ードする。

なお、現在実行中のプログラム情報と次に実行するプロ
グラム情報のロードのための主記憶リクエストが同時に
発生する場合の優先度は現在実行中のプログラムの方を
高くすることはいうまでもない。

本発明の高速バッファメモリ制御方式は、現在情報処理
装置で、あるプログラムの実行中、使用していない高速
バッファメモリの方に次に実行するプログラムの情報を
主記憶装置からロードしておくことによりプログラムの
制御が移つた時、高速バッファメモリへのＨＩＴ率が高
くなりシステム性能の向上が図れるという効果がある。

図面の簡単な説明第１図は本発明の一実施例を示すブロ
ック図、第２図は第１図に示す制御フラグレジスタへの
制御フラグの格納状態を説明するための説明図、第３図
は第１図に示す実施例の動作説明図である。

１・・・・・・制御フラグレジスタ、Ａ，Ｂ・・・・・
・バッファメモリ制御部、２・・・・・・命令カウンタ
、３・・・・・・ベースバウンドレジスタ、４・・・・
・アドレスアダー、５・・・・・・比較器、６・・・
・・カウンタ、７・・・・・アドレスレジスタ、８・・
・・・・高速バッファメモリディレクトリ部、９・・・
・・・高速バッファメモリ記憶部、１０・・・・制御部
、ＦＡ，ＦＢ・・・・制御フラグ、ＥＡ，ＥＢ・・・・
イネーブル信号、ＵＡ，ＵＢ・・・・・・使用中表示信
号、ＬＡ，ＬＢ・・・・田−ド指示信号、Ｐｌ，Ｐ２，
Ｐ３・・・・・・プログラム、ＳＰ・・・・・・システ
ムプログラム。

Claims (1)

【特許請求の範囲】
1. １ 高速バッファメモリを内蔵し、主記憶装置の内容を
   一時この高速バッファメモリに移して利用するように構
   成された情報処理装置の高速バッファメモリの制御方式
   に於て、上記高速バッファメモリを２組備え、前記高速
   バッファメモリの動作状態を示す制御フラッグの下に、
   現在情報処理装置により使用されていない高速バッファ
   メモリに、次に情報処理装置に実行行が割り当てられる
   プログラムの情報を主記憶装置より移し、前記プログラ
   ムに制御が渡された時、前記高速バッファメモリを利用
   するよう制御することを特徴とする高速バッファメモリ
   制御方式。