JPS6046570B2 - 集積化ラツチ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、ラッチ回路に関するもので、特に出力ピン
と入力ピンを共用するＮ組のラッチ回路群を構成すると
き、入力印加時、（一度）リセットパルスで全体のラッ
チ回路リセット後、入力印加されたラッチ回路のみをセ
ットできる集積化ラッチ回路に関するものである。

従来のＴＶ等に用いたチャンネル選局用ラッチ回路は
、ほとんど半導体集積回路化されており、これらの出力
ピンと入力ピンを共用したラッチ回路群でＮｉ番目のラ
ッチ回路からＮｉ＋１番目のラッチ回路に切りかえる時
、一度全ラッチ回路をリセットする（入力印加中のラッ
チ回路でけ除く。

）際、回路動作マージンがとりにくく、又入力スイッチ
用バイアス回路が必要とされる等の欠点があつた。 以
下にそれらの説明をする。

先ず従来の回路を第１図を用いて説明する。第１図にお
いて、１，２，３，４は第１のラッチ回路を構成するト
ランジスタＱｌ，Ｑ２，Ｑ３および抵抗Ｒｌ，５，６は
入力回路部を構成するトランジスタＱ４および抵抗Ｒ２
，７，８は出力回路部を構成する抵抗Ｒ３およびトラン
ジスタＱ５，９，ｌＯ，ｌｌ，ｌ２は第１のラッチ回路
と同じ回路で構成される４組のラッチ回路群、１３はラ
ッチ回路にバイアスを与えるための定電流源、１４，１
５，１６，１７は入力回路と出力回路を組合せ出力を入
力に正帰還し共用できるよう構成した４組の入出力回路
群、１８，１９は定電圧電源Ｂの端子および接地端子、
２０，２１，２２，２３は入出力を共通にした４組の端
子群、２４，２５，２６，２７は４組の入出力スイッチ
群、２８，２９，３０，３１は４組の負荷抵抗群、３２
は定電圧電源Ｂ，３３，３４は入力回路にバイアス供給
のための定電圧電源Ｂ″およびその内部抵抗Ｒ８，３５
は集積化ラッチ回路である。

次に第１図に示す回路の動作について説明する。

第１図において定電圧電源Ｂ３２印加後、入力を与えな
い間は上記４組のラッチ回路９，１０，１１，１２はオ
フであり、次に第１の入力スイッチ２４を短時間オンに
すると、その間入力トランジスタＱ４５のベース端子か
ら流出する入力電流１１１は、（但し、■１３Ｅ４はト
ランジスタＱ４のベース・エミッタ順方向電圧、Ｂ，Ｂ
″はそれぞれ電源３２，３３の電圧、Ｒ２，Ｒ８はそれ
ぞれ抵抗６，３４の抵．抗値である。

）となり、トランジスタＱ４５は飽和するレベルに、第
２の定電圧電源Ｂ″３３およびＲ８３４が選んであり、
そのコレクタ電位■Ｑ４″．Ｂ（但しトランジスタＱ４
のコレクタ●エミッタ飽和電圧■。ＥＳ４＜Ｂなるもの
とする。）となり、４組．のラッチ回路の共通端子であ
るトランジスタＱ３３のエミッタ端子の電位は、（但し
、■８Ｅ３はトランジスタＱ３のベース・エミッタ順方
向電圧である。）となり、■。。ＭＯＮが上昇・し（２
）式の値に向かい大きくなる途中で、■。０ＭＩＮ〉■
ＢＥとなる点で第１のラッチ回路９はオフからオンとな
り保持され、トランジスタＱ５８のベースには、（但し
、■ＢＥ５はトランジスタＱ５のベース・エミッタ順方
向電圧である。

）なる電流が流れ、出力トランジスタＱ５８がオンとな
るため、端子２０の電位はＯ〔■〕になり、トランジス
タＱ４５に正帰還される。端子２０の電位が０ＣＶ〕に
なると、入力トランジスタＱ４５のベース端子から流出
する入力電ｌ流Ｌ″１は、となり、トランジスタＱ４５
が非飽和になるようＲ２６が選ばれており、そのコレク
タ電位は、となるので、４組のラッチ回路９，１０，１
１，１２の共通端子であるトランジスタＱ３３のエミッ
タ端子の電圧は、
−ー覧υ′となり安定する。

次に第１の入力スイッチ２４に印加した入力をはずし、
全体が無人力状態となつた時、上記Ｑ３３のエミッタ端
子電圧は、となりｙ電１のランｖ冑路９のみがオンにな
つた状態を保持する。

次に第２の入力スイッチ２５を短時間にオンすると、そ
の間第２のラッチ回路１０は第１のラッチ回路群９と全
く同様の動作をなし、ラッチ回路の共通端子の電位は前
記（２）式で示すように■。

０Ｍ１Ｎ＝Ｂ−■ＢＥとなるので、第１のラッチ回路９
のトランジスタＱ３３のベース●エミッタ間に電圧はか
）らなくなりカットオフになり第１のラッチ回路９はリ
セットされる。

それと同時に第２のラッチ回路１０はセット・オンされ
、第２の入力スイッチ２５に印加した入力を切り離して
オフした後も、第２のラッチ回路１０のみオンし、他の
ラッチ回路群９，１１，１２はオフになる。上記説明の
如く任意の入力を与えたラッチ回路のみをオンとし、他
のラッチ回路群をオフするよう動作できるが、本動作の
ポイントであり他のラッチ回路をリセトするための条件
となる前記（５）式を満たすために抵抗Ｒ２６の値を選
択する必要があるが、トランジスタＱ４５の電流増巾率
の値が関係するため現実に（５）式の関係を満たすには
、トランジスタＱ４５を厳しく選ぶことが必要となり、
半導体で集積化ラッチ回路を構成するには、実現が困難
である。又外部に第２の定電流電源Ｂ″３３を必要とす
ることも周辺回路が増す原因になる等の欠点をもつてい
る。このような目的を達成するため、本発明の集積化ラ
ッチ回路は、複数の入出力回路にそれぞれ設けられかつ
ベースがラッチ回路を選択するスイッチに接続され各コ
レクタが上記ラッチ回路のトランジスタと他の入出力力
回路のトランジスタおよびーヒ記ベースにそれぞれ接続
され出力を入力に正帰還しかつ入力信号を検出するため
のマルチコレクタトランジスタと、他の一のラッチ回路
に入力信号を印加し一のラッチ回路がオン状態からオフ
状態に反転する際に、上記一のラッチ回路および上記他
の一のラッチ回路が共にオン状態となる時間を有するよ
うになすと共に、上記マルチトランジスタのコレクタ出
力電流により上記ラッチ回路−の入力電流の和を検出す
る回路からなり上記一のラッチ回路および他の一のラッ
チ回路が共にオン状態になるのを検出する検出回路と、
この検出回路の信号を受けてリセットパルス信号を発生
するパルス発生回路とを設け、上記リセットパルス信号
に応動してラッチ回路群に含まれる全てのラッチ回路を
リセットした後、上記他の一のラッチ回路のみをリセッ
トし得るようにしたものである。

以下、図面に基づき本発明の実施例を詳細に説明する。
第２図は本発明による集積化ラッチ回路の一実施例を示
す回路図である。

第２図において第１図と同一符号のものは相当部分を示
し、３６は第１の入出力回路の一部で、出力を入力に正
帰還し、且つ入力信号を検出するためのトランジスタＱ
６，３７は２１１ｎの電流検出回路３７，３８，３９は
２１１ｎ検出回路の出力を次段に伝えるためのパルス発
生回路４０を構成する抗Ｒ８及びトランジスタＱ７であ
る。

第３図は第２図の動作説明図で、横軸は時間ｔであり、
縦軸のＳｔｌ，ｓｔ２，ｓｔ３，ｓｔ４はそれぞれ入出
力端子２０，２１，２２，２３に入力スイッチ２４，２
５，２６，２７がオンする時間を示すものであり、Ｉｃ
．ｅ，は２１１ｒＬ８出回路３７に印加さる電流、ＶＲ
は４組のラッチ回路群の共通端子にあられれる電圧であ
り、ＶＯｌ，■０２，Ｖ０３，■０４はそれぞれ入出力
端子２０，２１，２２，２３に発生する出力電圧である
。

つぎにこの第２図に示す実施例の動作を動作説明図のタ
イムチャートである第３図を参照して説明する。

まず、電源Ｂ３２投入後、時間ちからｔ１まで入力が印
加されない間は、全てのラッチ回路群９，１０，１１，
１２がオフであるため、出力電圧■０１，■０２，Ｖ０
３，■０４は全てＨｊｇｌｌでＢ〔■〕であり、時腓，
にスイッチ２４がＳｔｌのタイミングでオンすると入力
電流１１１″″は（但し、ＶＢＥ６はトランジスタＱ６
３６のベース・エミッタ順方向電圧である。

）なる電流が流れ、トランジスタＱ６３６はコレクタを
３つ有する（３つのコレクタの面積は、各々等しい）マ
ルチコレクタトランジスタであるため、負荷に向う２つ
のコレクタから流出する（Ｑ６のベースにつながるコレ
クタは除く）各々のコレクタ電流は（８）式と同等にな
り、上記（９）式を満たすよう、Ｒｌ，Ｒ２，Ｂの値を
選んである故、第１のラッチ回路９はオフからオンとな
り保持され、以下第１図の回路の説明と同様、端子２０
の出力電圧■。

１は０〔■〕になり、エミッタ共通端子電圧ＶＣＯＭは
０ＣＶ］からＢ一２ＶＢＥとなり安定し、又２１１ｎ検
出回路３７に向かい、トランジスタＱ６３６の残りのコ
レクタ電流ＩＤ，．ｔ＝Ｉｉｌ″″が流入するがその出
力はオフで■Ｄｅｔ＝Ｂ〔■〕のま）である。

次に時間Ｔ２にスイッチ２５がＳｔ２のタイミングでオ
ンすると、その間第２・のラッチ回路１０は第１のラッ
チ回路９と全く同様の動作をなすので、第２のラッチ回
路部１０のマルチコレクタトランジスタの端了ＣＯ２か
ら（８）式と同等の電流が流出することになり、時間Ｔ
２後の一瞬の第１のラッチ回路９がオンからオフになる
フまでの反転時間の間、略２１１１″の電流が、２１１
順出回路３７に流入し、２１１ｎ検出回路３７はオンし
、０〔Ｖ〕となり、トランジスタＱ７３９はオンとなり
（ＩＢ７＝Ｂ−Ｖ平，／Ｒ６なるベース電流が流れる。
）そのコレクタはエミッタ共通端子とつながつているの
で、エミッタ共通端子電圧ＶＣＯＭはＢ−２ＶＢＥから
Ｂ〔■〕にまで上昇し、今までオンになつていた、第１
，第２のラッチ回路９，１０はオンからオフになるが、
第１のラッチ回路９がオフになつた後も第２の入力スイ
ッチ２５はオンになつているので、第１のラッチ回路９
はオフになり、第２ラッチ回路１０はオンになりＶＯ２
はＢ〔■〕からＯ〔■〕になつた状態で保持される。以
下同様に時間Ｔ３，ｔ４に入力スイッチ２６，２７が印
加されるタイミングに伴い、その出力■。

３，■０４は第３図の波形図に示すような位相を有する
出力が得られることになる。

なお、以上の実施例においては、４組のラッチ回路を用
いた場合を例にとつて動作説明したが、同様の原理で任
意のＮ組のラッチ回路にも拡張することは容易であり、
例えば民生用カラーＴＶの電子チャンネルの選局へのチ
ャンネル切換等の用途には８〜１鑞のラッチ回路を備え
たものが多いが、これらにも容易に適用できることは明
らかで，ある。

以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、任意のラッチ回路をセットし
、他のラッチ回路に情報を移す際に一瞬の間、２つのラ
ッチ回路が同時にオンすることを利用し２１１ｎの電流
が流れる情報を安定なリセット信号として用いるように
した簡単な回路構成によつて、動作が安定で簡潔な周辺
回路を有する集積化ラッチ回路を実現することができる
ので、実用上の効果は極めて大である。

また、本発明による集積化ラッチ回路は、民生用の他産
業用、工業用等のファンクション切りかえ等に幅広く応
用できるという点において極めて有効である。

【図面の簡単な説明】

第１図は従来のラッチ回路を示す回路構成図、第２図は
本発明の一実施例を示す回路構成図、第３図は第２図の
動作説明図である。 図中、９，１０，１１，１２はラッチ回路、１４，１５
，１６，１７は入出力回路、３７は検出回路、４０はパ
ルス発生回路である。

Claims (1)

【特許請求の範囲】
1. １ 複数のラッチ回路を含むラッチ回路群と、前記ラッ
   チ回路にそれぞれ接続された複数の入出力回路を含む入
   出力回路群とからなり、前記ラッチ回路群から任意に選
   択された一のラッチ回路のみをセットした後、他の一の
   ラッチ回路に入力信号を印加すると当該他の一のラッチ
   回路のみがセットされ、前記一のラッチ回路を含む残り
   のラッチ回路全てがリセットされる如く構成され、前記
   入出力回路の入力信号線と出力信号線とを共用するよう
   にした集積化ラッチ回路において、前記複数の入出力回
   路にそれぞれ設けられかつベースが前記ラッチ回路を選
   択するスイッチに接続され各コレクタが前記ラッチ回路
   のトランジスタと他の入出力回路のトランジスタおよび
   前記ベースにそれぞれ接続され出力を入力に正帰還しか
   つ入力信号を検出するためのマルチコレクタトランジス
   タと、前記他の一のラッチ回路に入力信号を印加し前記
   一のラッチ回路がオン状態からオフ状態に反転する際に
   、前記一のラッチ回路および前記他の一のラッチ回路が
   共にオン状態となる時間を有するようになすと共に、前
   記マルチコレクタトランジスタのコレクタ出力電流によ
   り前記ラッチ回路の入力電流の和を検出する回路からな
   り前記一のラッチ回路および他の一つのラッチ回路が共
   にオン状態になるのを検出する検出回路と、この検出回
   路の信号を受けてリセットパルス信号を発生するパルス
   発生回路とを設け、前記リセットパルス信号に応動して
   前記ラッチ回路群に含まれる全てのラッチ回路をリセッ
   トした後、前記他の一のラッチ回路のみをリセットし得
   るようにしたことを特徴とする集積化ラッチ回路。