JPS6049339B2 - マイクロプログラム制御方式 - Google Patents

Description

【発明の詳細な説明】 この発明はマイクロプログラム制御方式に係り特にパイ
プライン形のマイクロプログラム制御方式に関する。

マイクロ命令の実行と次に実行するマイクロ命令の読出
しを同時に行なうことによつて高速化を計つたパイプラ
イン形マイクロプログラム計算機のアーキテクチヤを第
１図に示す。

第２図を用いてその動作を説明すると、まずマシンサイ
クルは周期的なので、アドレスコントローラ１の動作開
始点を基準にして、を、時間経過した後アドレス１が出
力されてマイクロプログラムメモリ２からマイクロ命令
１の読出しが開始される。メモリ２からマイクロ命令の
読出しに要する時間をちとする。次のマシンサイクルの
初めで、このマイクロ命令１がパイプラインレジスタ３
にセットされる。このレジスタ３の出力がゲート回路な
どを介して演算器４に到着（転送時間を３）すると演算
の実行が開始する。一方アドレスコントローラ１は前の
マシンサイクルでの演算結果とパイプラインレジスタ３
に入つている次番地情報とにより、次・に実行されるマ
イクロ命令２のアドレス選択が開始される。さて同一の
マシンサイクルにおいて、マイクロ命令１による演算が
終了（演算時間を、）すると、その結果がレジスタやア
ドレスコントローラ１へ転送される（転送時間を５）。
フ 以下同様操作が繰り返されるが、この場合マシンサ
イクルは、ｍａｘ（ｔｉ＋を２；ち＋を、＋を５） で決定される。

通常は、（＋Ｔ２＝ち＋Ｔ４＋ζ となるように演算器４とメモリ２の速度を選びコストパ
フォーマンスを高めている。

このようなマイクロプログラム制御方式は、高速１Ｃの
開発によつて進められてきた。

しかし、最近のように数十Ｎｓで動作するメモリや演算
器が市販されるようになると、実装上の障害が生じて高
速化の限界がうかがえるようになつた。すなわち、上述
のデータやマイクロ命令の転送時間Ｔｌ，ｔ３，ｔ５は
ＩＣによる遅れよりもむしろ配線長や配線による浮遊容
量によつて決まつてしまうのでＩＣの高速化による速度
向上の効果が期待できない。例えばメモリと演算器を異
なつた基板に実装してそれぞれにドライバー、レシ−バ
ーを付けて接続すると、配線長やその浮遊容量の増加に
よつて２０〜５０ｒ１ｓの遅れが生ずる。この値は高速
メモリ、高速演算器の動作時間に近い値である。本発明
は上記事情に鑑みて為されたものであり、その目的は高
速化されたマイクロプログラム制御方式を提供するにあ
る。本発明の特徴は、分岐命令を処理する場合、次に実
行するマイクロ命令を予測してメモリから読出して準備
しておくだけでなく先に実行させておいて、分岐条件を
テストするときにその結果を採用するかあるいは他のマ
イクロ命令を読出すかど−うかを判定するようにしたこ
とにある。

以下図面を参照して本発明の一実施例を説明する。

第３図は本発明の一実施例を示す図、第４図はその動作
を説明するための図である。第３図において、１０はマ
イクロ命令を記憶す！るマイクロプログラムメモリ、１
１はメモリ１０から読み出されたマイクロ命令を一時保
持するバイブラインレジスタ、１２はメモリ１０のアド
レスを保持するアドレスレジスタ、１３″はバイブライ
ンレジスタ１１からのマイクロ命令を実行する５演算器
、１４は次に実行するマイクロ命令のアドレスを選択す
るマルチプレクサ、１５はアドレスレジスタ１２の出力
アドレスに１を加えるインクリメンタ、１６はアドレス
信号の比較を行なうコンパレータ、１７はコンパレータ
１６の出力に応４じて次に行うべき処理を決定する分岐
処理回路、１８はバイブラインレジスタ１１からのマイ
クロ命令の解読を行ない、各部分へ制御信号を供給する
インストラクションアドレスデコーダである。

また線１９上のアドレス信号をここではカレントアドレ
スと呼び、線２０上のアドレス信号をここでジャンプア
ドレスと呼ぶ。また第４図において、バイブラインレジ
スタにおける１，２，３はそれぞれマイクロ命令１、マ
イクロ命令２、マイクロ命令３を表わす。

メモリサイクルにおける選択１、選択２等はマイクロ命
令１のアドレスの選択、マイクロ命令２のアドレス選択
等を意味する。また読出し１、実行１等はフそれぞれマ
イクロ命令１の読出し、マイクロ命令１の実行等を意味
する。更にＭＴｌ、ＫＴｌ等は、それぞれマイクロ命令
１の転送及び解読、マイクロ命令１の実行によつて得ら
れた演算結果の転送等を意味する。次に本実施例の基本
的動作について説明する。

第４図におけるマシンサイクルＴ２を参照すると、レジ
スタ１１の内容すなわちマイクロ命令１は演算器１３へ
供給されるとともにインストラクションデコーダ１８へ
供給されて次に実行するマ”イクロ命令のアドレスを決
定する制御信号が発生される。前述のようにメモＩ川０
及び演算器１３として高速なものを使用するならば、レ
ジスタ１１から演算器１３へのマイクロ命令の転送時間
はメモリアクセス時間、演算時間とほぼ等しいものにな
る。したがつてこの転送時間を用いてインストラクショ
ンデコーダ１８の制御の基に次に実行するマイクロ命令
のアドレスを選択することができる。すなわち、マイク
ロ命令１の転送時に、インストラクションデコーダ１８
はインクリメント１５に制御信号を供給し、線１９上の
カレントアドレスに１を加えてマイクロ命令２のアドレ
スをマルチプレクサ１４へ出力させる。次にインストラ
クションデコーダ１８はマイクロ命令１が分岐命令等で
ない場合には、インクリメント１５の出力を選択させる
制御信号をマルチプレクサ１４に供給する。

マイクロ命令１が演算器１３に転送され解読されると、
演算器１３はマイクロ命令の実行を開始する。

このときインストラクションデコーダ１８がアドレスレ
ジスタ１２に制御信号を与えることによつてアドレスレ
ジスタ１２には次に実行するマイクロ命令２のアドレス
がセットされる。このようにマイクロ命令１の実行と次
に実行するマイクロ命令２の読出しとが同時に行なわれ
、これらが終了すると１マイクロステップが終了する。
次のマシンサイクルＴ３ではまずインストラクションデ
コーダ１８がバイブラインレジスタ１１に制御信号を供
給することによつて、バイブラインレジスタ１１にはマ
イクロ命令２がセットされる。しかして前のマシンサイ
クルと同様にこのマイクロ命令２を演算器１３へ転送す
るとともに次に実行するマイクロ命令３のアドレスを選
択する。このとき更に、インストラクションデコーダ１
８は演算器１３へ制御信号を供給して、マイクＪ口命令
１の演算結果を転送させる。すなわち、第２図と第４図
を比較すれば明らかなように本発明によればマシンサイ
クルが約２ノ３に短縮される。このようにマシンサイク
ルをその前半部と後半部に区分し、前半部で次に実行す
るマイクロ命令のアドレス選択、実行するマイクロ命令
の転送及び１つ前のマシンサイクルで実行されたマイク
ロ命令による演算結果の転送を行ない、後半部で次に実
行するマイクロ命令の読出し及び、マイクロ命令の実行
を行なうことによつて高速化した場合、一般には分岐命
令の実行が依然として時間損失になると予想されるが本
実施例によればこの問題は大きく軽減させることがてき
、何ら高速化の妨げとはならない。まず、マイクロプロ
グラムメモリ１０に収容されているマイクロ命令のうち
分岐命令には分岐アドレスを指定するビットＢＡＳを設
けてあるものとする。

このＢＡＳビットが“１゛のときこのマイクロ命令はジ
ャンプアドレスを指定し、゜゜０゛のときは連続アドレ
スを指定する。このＢＡＳビットはこの分岐命令を実行
した場合、ジャンプアドレスへ飛ぶ確率と連続アドレス
を実行する確率を比べて確率の高いほうに、予めプログ
ラマによつて決定しておくことができる。いま第４図に
おいて、マイクロ命令１が分岐命令であつたとする。

このマイクロ命令１のＢＡＳビットば０゛であり、連続
アドレス（すなわちマイクロ命令２のアドレス）を指定
しているものとすると、まずマシンサイクルＴ１でマイ
クロ命令１が読出され、マシンサイクルＴ２でマイクロ
命令１の解読と実行及びマイクロ命令２の先読みが行な
われる。このマイクロ命令２の先読みの際、線１９上の
カレントアドレス（すなわちマイクロ命令２のアドレス
）は線２０上のジャンプアドレスとコンパレータ１６に
おいて比較される。コンパレータ１６は一致する場合出
力ＭＡＣＨ＝１とし、不一致の場合ＭＡＣＨ＝０とする
。いまＭＡＣＨ＝０である。分岐処理回路１７はＢＡＳ
ビットの内容と出力ＭＡＣＨとのＥｘｃＩｕｓｉｖｅＯ
Ｒ回路であり、いま分岐処理回路１７は出力“０゛をイ
ンストラクションデコーダ１８に供給する。インストラ
クションデコーダ１８は分岐処理回路１７からの信号が
“０゛の場合にはそのまま処理を進める。すなわち、マ
シンサイクルＴ３に入り、マイクロ命令１の結果の転送
、マイクロ命令２の実行及びマイクロ命令３の先読みを
行なう。いまマイクロ命令１は分岐命令であり、マイク
ロ命令１の結果の転送によつて先読みしたマイクロ命令
２が正しかつたか否かを知ることができる。正しかつた
場合にはマシンサイクルＴ４ではマイクロ命令２の結果
の転送、マイクロ命令３の転送及びマイクロ命令３の実
行を行ない何ら処理は中断されない。一方先読みしたマ
イクロ命令２が誤りであつた場合（すなわちマイクロ命
令１を実行した結果ジャンプアドレスへ飛ぶべきであつ
たとき）には、インストラクションデコーダ１８はマシ
ンサイクルＴ４でマイクロ命令２の結果の転送とマイク
ロ命令３の転送解読を禁止し、正しいジャンプアドレス
のマイクロ命令の読出しを行なう。次にマイクロ命令１
が分岐命令であつてそのＢＡＳビットが゜゜１゛である
場合を説明する。マシンサイクルＴ１でマイクロ命令１
が読出され、マシンサイクルＴ２でマイクロ命令１の解
読と実行及び次に実行するマイクロ命令の先読みを行な
う。この際コンパレータ１６はＭＡＣＨ＝０を出力し、
いまＢＡＳ＝１であるので分岐処理回路１７は出力“゜
１゛をインストラクションデコーダ１８へ供給する。し
たがつてインストラクシヨンデ５コータ１８はマルチプ
レクサ１４へ線２０上のジャンプアドレスを選ぶような
制御信号を送出する。こうしてマイクロ命令［相］が読
み出され、マシンサイクルＴ３でマイクロ命令１の結果
の転送、３の先読みを行なう。マイクロ命令１の結果の
転″θ送によつて先読みしたマイクロ命令［相］が正し
かつた場合には、マシンサイクルＴ４でマイクロ命令［
相］の結果の転送、マイクロ命令◎の実行及びマイクロ
命令◎の先読みを実行する。この状態を第５図に示した
。一方、マイクロ命令１の結果の転送によつて先読みし
たマイクロ命令［相］が誤りであつた場合にはマシンサ
イクルＴ４でマイクロ命令［相］の結果の転送とマイク
ロ命令（ロ）の転送解読を禁止して正しいマイクロ命令
２の読出しを行なう。

このようにマイクロ命令の先読みを更に一歩進めて、マ
イクロ命令の先実行を行なうことにより、マイクロプロ
グラムが分岐命令を含んでいても時間損失を大きく軽減
させ、高速化を実現することができる。

又、分岐命令の実行結果により先読みしたマイクロ命令
の実行結果を採用するか又は他のマイクロ命令を読み出
すかを判断するので、常に正しいマイクロ命令の実行結
果を得る事が出来る。以上詳細に説明したように、本発
明は特にメモリアクセス時間、演算時間、転送時間がほ
ぼ等しような高速なマイクロプログラム制御システムを
ハードウェアを特別に増加させることなく更に高速化さ
せることができる。

【図面の簡単な説明】

第１図は従来のマイクロプログラム制御の計算機システ
ムのアーキテクチャを示す図、第２図は第１図に示す計
算機システムの動作を説明するための図、第３図は本発
明の一実施例を示す図、第４図及び第５図は本発明の一
実施例の動作を説明するための図である。 １０・・・・マイクロプログラムメモｌ八１１・・・バ
イブラインレジスタ、１２・・・・アドレスレジスタ、
１３・・・・・・演算器。

Claims (1)

【特許請求の範囲】
1. １ １マシンサイクル内でマイクロ命令の実行と次に実
   行するマイクロ命令の読出しをほぼ同時に行なうと共に
   １つ前のマシンサイクルで読出されたマイクロ命令の演
   算器への転送解読とほぼ同時に１つ前のマシンサイクル
   で実行されたマイクロ命令による演算結果の転送を行な
   うマイクロプログラム制御の装置において、第ｉ番目の
   マシンサイクルで実行されたマイクロ命令が分岐命令の
   場合、第（ｉ＋１）番目のマシンサイクルで予め予想し
   ておいたマイクロ命令を実行し、前記分岐命令を実行し
   た結果、この予め予想しておいたマイクロ命令が誤りで
   あつたとき第（ｉ＋２）番目のマシンサイクルで前記予
   め予想しておいたマイクロ命令による演算結果の転送を
   禁止することを特徴とするマイクロプログラム制御方式
   。