JPS6055853B2 - 履歴記憶回路 - Google Patents
履歴記憶回路Info
- Publication number
- JPS6055853B2 JPS6055853B2 JP55105927A JP10592780A JPS6055853B2 JP S6055853 B2 JPS6055853 B2 JP S6055853B2 JP 55105927 A JP55105927 A JP 55105927A JP 10592780 A JP10592780 A JP 10592780A JP S6055853 B2 JPS6055853 B2 JP S6055853B2
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- circuit
- switching
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機の各種内部状態信号を履歴記憶する
ための回路に関し、必要に応じてアナログ的な過度現象
をも記録できるようにしたものである。
ための回路に関し、必要に応じてアナログ的な過度現象
をも記録できるようにしたものである。
最近の計算機は動作速度の高速化、素子実装の高密度化
が進み、障害調査が困難になりつつあり、また回路の出
力波形のナマリやノイズの影響を無視できなくなつてい
。
が進み、障害調査が困難になりつつあり、また回路の出
力波形のナマリやノイズの影響を無視できなくなつてい
。
そのため単にシステムクロックに同期して各点の状態信
号を記憶するのみでなく、特定点におけるシステムクロ
ックの前後の過渡現象をも記憶できることが望ましい。
しかし、そのために特別な波形記録装置やメモリスコー
プ等のアナログ測定器を接続することは、コスト的にも
計算機の運用上からも好ましくない。本発明はこのよう
な問題点を解決することを目的としており、以下図面に
より詳説する。第１図は本発明の一実施例回路図てあり
、Ｒ１〜Ｒ４は信号保持回路（レジスタ）、Ｇ１〜Ｇ８
は２入力ＮＯＲゲート、Ｇ９はインバータ、Ｄ１〜Ｄ３
は直列接続された遅延回路、Ｍはメモリである。
号を記憶するのみでなく、特定点におけるシステムクロ
ックの前後の過渡現象をも記憶できることが望ましい。
しかし、そのために特別な波形記録装置やメモリスコー
プ等のアナログ測定器を接続することは、コスト的にも
計算機の運用上からも好ましくない。本発明はこのよう
な問題点を解決することを目的としており、以下図面に
より詳説する。第１図は本発明の一実施例回路図てあり
、Ｒ１〜Ｒ４は信号保持回路（レジスタ）、Ｇ１〜Ｇ８
は２入力ＮＯＲゲート、Ｇ９はインバータ、Ｄ１〜Ｄ３
は直列接続された遅延回路、Ｍはメモリである。
ゲートＧ１とＧ２はレジスタＲ１への入力切換回路を構
成し、ゲートＧ３とＧ４はレジスタＲ２への入力切換回
路を構成し、以下同様である。切換信号ＳＥＬが論理“
’ｏ’’のときはゲートＧ１、Ｇ３、Ｇ５、Ｇ７が選択
され論理“’１’’のと’きはゲートＧ２、Ｇ４、Ｇ６
、Ｇ８が選択される。又、入力信号ＷＤ１〜ＷＤ４は夫
々ゲートＧ２、Ｇ４、Ｇ６、Ｇ８に接続され、また入力
信号ＷＤＯ及び各遅延回路Ｄ１〜Ｄ３の出力が夫々ゲー
トＧ１、Ｇ３、Ｇ５、Ｇ７に接続される。入力門信号Ｗ
Ｄ０〜ＷＤ４は計算機の内部状態信号であり、具体的に
は各種ゲート信号や制御信号であつてもよいし、また夫
々が複数ビットを有するレジスタの内容であつてもよい
。後者の場合はレジス夕Ｒ１〜Ｒ４やゲートＧ１〜Ｇ８
が夫々複数ビット分存在する必要があることはいうまで
もない。また、ＷＤＯはＷＤｌ〜ＷＤ４とは別の信号で
あつてもよいし、ＷＤｌ〜ＷＤ４のうちの１つを選択し
たものであつてもよい。図より明らかな如く、切換信号
ＳＥＬが論理“０゛のときは、入力信号ＷＤＯの過渡現
象が各レジスタＲ１〜Ｒ４に時系列類に記憶される。
成し、ゲートＧ３とＧ４はレジスタＲ２への入力切換回
路を構成し、以下同様である。切換信号ＳＥＬが論理“
’ｏ’’のときはゲートＧ１、Ｇ３、Ｇ５、Ｇ７が選択
され論理“’１’’のと’きはゲートＧ２、Ｇ４、Ｇ６
、Ｇ８が選択される。又、入力信号ＷＤ１〜ＷＤ４は夫
々ゲートＧ２、Ｇ４、Ｇ６、Ｇ８に接続され、また入力
信号ＷＤＯ及び各遅延回路Ｄ１〜Ｄ３の出力が夫々ゲー
トＧ１、Ｇ３、Ｇ５、Ｇ７に接続される。入力門信号Ｗ
Ｄ０〜ＷＤ４は計算機の内部状態信号であり、具体的に
は各種ゲート信号や制御信号であつてもよいし、また夫
々が複数ビットを有するレジスタの内容であつてもよい
。後者の場合はレジス夕Ｒ１〜Ｒ４やゲートＧ１〜Ｇ８
が夫々複数ビット分存在する必要があることはいうまで
もない。また、ＷＤＯはＷＤｌ〜ＷＤ４とは別の信号で
あつてもよいし、ＷＤｌ〜ＷＤ４のうちの１つを選択し
たものであつてもよい。図より明らかな如く、切換信号
ＳＥＬが論理“０゛のときは、入力信号ＷＤＯの過渡現
象が各レジスタＲ１〜Ｒ４に時系列類に記憶される。
またＳＥＬが゜゜１゛のときはＷＤｌ〜ＷＤ４が夫々Ｒ
１〜Ｒ４に並列に記憶される。より高速の過渡現象を記
録したければ、遅延回路及びレジスタの数を増し、遅延
時間を短かくすればよい。尚、過去複数クロック分の履
歴記憶が必要な時は、レジスタＲ１〜Ｒ４の内容をさら
にメモリＭに記憶しておけばよい。第２図は本発明の他
の実施例回路図であり、第１図と同一番号のものは同一
のものを示す。
１〜Ｒ４に並列に記憶される。より高速の過渡現象を記
録したければ、遅延回路及びレジスタの数を増し、遅延
時間を短かくすればよい。尚、過去複数クロック分の履
歴記憶が必要な時は、レジスタＲ１〜Ｒ４の内容をさら
にメモリＭに記憶しておけばよい。第２図は本発明の他
の実施例回路図であり、第１図と同一番号のものは同一
のものを示す。
またＬ１〜Ｌ４はラッチ回路である。この実施例では入
力信号ＷＤＯはゲートＧｌｌ，Ｇｌ３，Ｇｌ５，Ｇｌ７
に共通接続される。一方ラッチ回路へのセツトク罎ンク
は直列接続された遅延回路の一端に接続され、各ラッチ
回路Ｌ１〜Ｌ４に対して少しづつ遅れたセットクロック
が与えられる。従つてＳＥＬが論理゛゜０゛のときはＷ
ＤＯの過渡現象が各ラッチＬ１〜Ｌ４に時系列順にラッ
チされ；る。各ラッチの内容は適当なタイミングでレジ
スタＲ１〜Ｒ４を介してメモリＭに記憶される。尚、シ
ステムクロックに同期して動作する保持手段をレジスタ
、非同期に動作する保持手段をラッチと呼んだが、両者
を兼用することも可能である。またＳＥＬが論理“゜１
゛のときはＷＤｌ〜ＷＤ４が夫々ラッチＬ１〜Ｌ４を介
してレジスタＲ１〜Ｒ牡さらにはメモリＭに記憶される
が、一般に複数観測点の状態を履歴記憶する場合は、同
一時点における各点の状態を比較することが必要であり
、そのためには各ラッチＬ１〜Ｌ４でのセットタイミン
グがずれることはむしろ好ましくない。
力信号ＷＤＯはゲートＧｌｌ，Ｇｌ３，Ｇｌ５，Ｇｌ７
に共通接続される。一方ラッチ回路へのセツトク罎ンク
は直列接続された遅延回路の一端に接続され、各ラッチ
回路Ｌ１〜Ｌ４に対して少しづつ遅れたセットクロック
が与えられる。従つてＳＥＬが論理゛゜０゛のときはＷ
ＤＯの過渡現象が各ラッチＬ１〜Ｌ４に時系列順にラッ
チされ；る。各ラッチの内容は適当なタイミングでレジ
スタＲ１〜Ｒ４を介してメモリＭに記憶される。尚、シ
ステムクロックに同期して動作する保持手段をレジスタ
、非同期に動作する保持手段をラッチと呼んだが、両者
を兼用することも可能である。またＳＥＬが論理“゜１
゛のときはＷＤｌ〜ＷＤ４が夫々ラッチＬ１〜Ｌ４を介
してレジスタＲ１〜Ｒ牡さらにはメモリＭに記憶される
が、一般に複数観測点の状態を履歴記憶する場合は、同
一時点における各点の状態を比較することが必要であり
、そのためには各ラッチＬ１〜Ｌ４でのセットタイミン
グがずれることはむしろ好ましくない。
”従つて、ＳＥＬが論理“゜１゛のときにはゲートＧ９
の出力により全ラッチＬ１〜Ｌ４の入出力間をスルーに
してやるのが望ましい。以上の如く本発明は従来より存
在する信号保持手段の入力側に切換回路を設けるととも
に、直列接続された遅延回路を利用して所定のデータＷ
ＤＯ又は保持手段へのセットクロックを順次少しづつ遅
延させてそれらを保持することにより、低コストで詳細
な履歴記憶を行なうことが可能となる。
の出力により全ラッチＬ１〜Ｌ４の入出力間をスルーに
してやるのが望ましい。以上の如く本発明は従来より存
在する信号保持手段の入力側に切換回路を設けるととも
に、直列接続された遅延回路を利用して所定のデータＷ
ＤＯ又は保持手段へのセットクロックを順次少しづつ遅
延させてそれらを保持することにより、低コストで詳細
な履歴記憶を行なうことが可能となる。
尚、遅延回路Ｄ１〜Ｄ４としては個別の遅延素子を文字
通り直列接続したものに限られず、一本の遅延線の中間
タップを利用する如きものも含むものとする。
通り直列接続したものに限られず、一本の遅延線の中間
タップを利用する如きものも含むものとする。
第１図は本発明の一実施例回路図、第２図は本発明の他
の実施例回路図を示す。
の実施例回路図を示す。
Claims (1)
- 【特許請求の範囲】 １ 計算機の内部状態信号の履歴記憶回路において、複
数の信号保持回路と、各信号保持回路対応に設けられる
切換回路と、直列接続された複数の遅延回路とを有し、
複数の状態信号が上記各切換回路の一方の入力に夫々接
続され、また所定の状態信号が上記直列接続された複数
遅延回路の一端に接続されるとともに該複数遅延回路の
各接続点が上記各切換回路の他方の入力に夫々接続され
たことを特徴とする履歴記憶回路。 ２ 計算機の内部状態信号の履歴記憶回路において、複
数の信号保持回路と、各信号保持回路対応に設けられる
切換回路と、直列接続された複数の遅延回路とを有し、
セットクロック信号が上記直列接続された複数遅延回路
の一端に接続されるとともに該複数遅延回路の各接続点
が上記信号保持回路のセットクロック信号入力へ接続さ
れ、また複数の状態信号が上記各切換回路の一方の入力
に夫々接続されるとともに、所定の状態信号が上記各切
換回路の他方の入力に共通して接続されたことを特徴と
する履歴記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55105927A JPS6055853B2 (ja) | 1980-07-31 | 1980-07-31 | 履歴記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55105927A JPS6055853B2 (ja) | 1980-07-31 | 1980-07-31 | 履歴記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5731063A JPS5731063A (en) | 1982-02-19 |
| JPS6055853B2 true JPS6055853B2 (ja) | 1985-12-06 |
Family
ID=14420483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55105927A Expired JPS6055853B2 (ja) | 1980-07-31 | 1980-07-31 | 履歴記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055853B2 (ja) |
-
1980
- 1980-07-31 JP JP55105927A patent/JPS6055853B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5731063A (en) | 1982-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1271542A2 (en) | Method and system for fast data access using a memory array | |
| HK1005492B (en) | Data transfer method for a semiconductor memory and semiconductor memory to perform such a method | |
| US4825416A (en) | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems | |
| JPS59105571A (ja) | デイジタル電子回路 | |
| JP3759645B2 (ja) | 同期型半導体記憶装置 | |
| KR100276504B1 (ko) | 오류 데이터 저장 시스템 | |
| JPS6055853B2 (ja) | 履歴記憶回路 | |
| JP3013800B2 (ja) | 非同期ｆｉｆｏ回路 | |
| US5978295A (en) | Sequential access memories | |
| JPH05189296A (ja) | 単一のビットメモリに対する同時書き込みアクセス装置 | |
| US6240028B1 (en) | Simplified peripheral logic for memory device | |
| JP2667702B2 (ja) | ポインタリセット方式 | |
| TWI817510B (zh) | 資料寫入控制裝置及其資料寫入控制方法 | |
| SU1674255A2 (ru) | Запоминающее устройство | |
| US6222793B1 (en) | Memory devices having a restore start address counter | |
| JPS6051729B2 (ja) | 複合ラッチ回路 | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JPH01202021A (ja) | 書き込みタイミング信号発生回路 | |
| JPH0261569A (ja) | シリアルシフトレジスタ | |
| JP2000311500A (ja) | 半導体記憶装置 | |
| JPS6144342B2 (ja) | ||
| JPH0637351Y2 (ja) | ロジツクパタ−ンジエネレ−タ | |
| SU1001177A1 (ru) | Устройство дл переадресации информации | |
| JP2595707B2 (ja) | メモリ装置 | |
| JPS603713B2 (ja) | シフトレジスタの制御方式 |