JPS6113302B2 - - Google Patents
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- JPS6113302B2 JPS6113302B2 JP12114879A JP12114879A JPS6113302B2 JP S6113302 B2 JPS6113302 B2 JP S6113302B2 JP 12114879 A JP12114879 A JP 12114879A JP 12114879 A JP12114879 A JP 12114879A JP S6113302 B2 JPS6113302 B2 JP S6113302B2
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明はテープレコーダに関し、その目的とす
るところは自動的に最適録音レベルを設定しかつ
その設定レベルを表示することができるようにす
ると共に録音ミユート時間も上記設定レベル表示
部で表示できるようにすることにある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a tape recorder, and an object of the present invention is to automatically set an optimum recording level and display the set level, and also set the recording mute time to the set level. The purpose is to enable display on the display unit.
従来のテープレコーダでは、録音しようとする
時、録音レベルをメータで監視しながら、可変抵
抗器を調整して適当なレベルに適節するか、また
はAGCと称される自動利得制御装置により、入
力信号の平均値に応じて録音レベルを自動的に調
節していた。 With conventional tape recorders, when attempting to record, the recording level is monitored with a meter and adjusted to an appropriate level by adjusting a variable resistor, or by an automatic gain control device called AGC. The recording level was automatically adjusted according to the average value of the signal.
しかしながら、可変抵抗器による調節方法で
は、操作が煩わしいことはもちろんのこと、その
設定レベルを可変抵抗器のつまみに設けたマーク
とその回りの目盛との位置関係で読取らなければ
ならず、レベルの読取りが非常に面倒でしかもあ
いまいな表示でしかなかつた。 However, the adjustment method using a variable resistor is not only cumbersome to operate, but also requires reading the set level based on the positional relationship between a mark on the knob of the variable resistor and a scale around it. It was very difficult to read and the display was vague.
またAGCによる調節方法では入力信号のダイ
ナミツクレンジが圧縮されて録音されるとか、設
定レベルの表示が全くなされない等の欠点がある
ものであつた。 Furthermore, the adjustment method using AGC has drawbacks such as the dynamic range of the input signal being compressed and recorded, and the setting level not being displayed at all.
そこで本発明はこのような従来の欠点を解消
し、自動設定スイツチを操作するだけで自動的に
最適録音レベルが設定されると共にそのレベルが
表示され、かつこの表示部で録音ミユート時間も
表示できるようにしたテープレコーダを提供する
ものであり、以下にその一実施例について図面と
共に説明する。 Therefore, the present invention solves these conventional drawbacks, and by simply operating the automatic setting switch, the optimal recording level is automatically set and displayed, and the recording mute time can also be displayed on this display. The present invention provides a tape recorder, and one embodiment thereof will be described below with reference to the drawings.
第1図は自動レベル設定のための回路構成を概
略的に示しており、図中、1および2はそれぞれ
録音信号の入力端子と出力端子、3は入力端子1
と出力端子3間の利得を変化させる利得制御回路
である。4はレベル検出器で、入力端子1に与え
られる信号のレベルを検出する働きをする。5は
最大値保持回路で、これはレベル検出器4で検出
されたレベルのうち最大値を保持し、それに応じ
た制御信号を利得制御回路3に供給する働きをす
る。6は時間設定回路で、これは自動設定スイツ
チ7の操作により一定の時間幅のパルスを発生
し、前記最大値保持回路5に供給する。36は上
記時間設定回路6の動作状態を表示する表示器、
41は上記最大値保持回路5の出力を受けて設定
レベル表示器43を表示動作させる表示器駆動回
路、45は録音ミユートスイツチ、51は上記録
音ミユートスイツチ45をミユート操作すること
に関連して作動する計数パルス発生器、54は上
記パルス発生器51の出力パルスを計数して表示
器駆動回路41を制御し、設定レベル表示器43
に録音ミユート時間を表示するためのカウンタで
ある。 Figure 1 schematically shows the circuit configuration for automatic level setting. In the figure, 1 and 2 are the input terminal and output terminal of the recording signal, respectively, and 3 is the input terminal 1.
This is a gain control circuit that changes the gain between the output terminal 3 and the output terminal 3. 4 is a level detector which functions to detect the level of the signal applied to the input terminal 1; Reference numeral 5 denotes a maximum value holding circuit, which functions to hold the maximum value of the levels detected by the level detector 4 and supply a corresponding control signal to the gain control circuit 3. Reference numeral 6 denotes a time setting circuit which generates a pulse of a constant time width by operating an automatic setting switch 7 and supplies it to the maximum value holding circuit 5. 36 is a display for displaying the operating state of the time setting circuit 6;
Reference numeral 41 indicates a display drive circuit that receives the output of the maximum value holding circuit 5 and displays the set level display 43, 45 indicates a recording mute switch, and 51 indicates a counter that operates in connection with the mute operation of the recording mute switch 45. A pulse generator 54 counts the output pulses of the pulse generator 51 to control the display drive circuit 41 and displays the setting level display 43.
This is a counter to display the recording mute time.
以上の構成において、操作者が自動設定スイツ
チ7を押すと時間設定回路6は直ちに駆動され、
あらかじめ決められた設定時間に相当する時間幅
のパルスを発生し、これらは最大値保持回路5に
加えられる。最大値保持回路5はレベル検出器4
で検出されたレベルのうち、時間設定回路6で設
定された時間内で最大のものを保持し、それに応
じた制御信号を利得制御回路3と表示器駆動回路
41に供給する。したがつて利得制御回路3は入
力信号の一定時間内における最大レベルによつて
決められる利得に制御されると共に上記レベルが
表示器43に表示される。 In the above configuration, when the operator presses the automatic setting switch 7, the time setting circuit 6 is immediately driven.
Pulses with a time width corresponding to a predetermined set time are generated, and these pulses are applied to the maximum value holding circuit 5. Maximum value holding circuit 5 is level detector 4
Among the detected levels, the maximum one within the time set by the time setting circuit 6 is held, and a corresponding control signal is supplied to the gain control circuit 3 and the display drive circuit 41. Therefore, the gain control circuit 3 is controlled to a gain determined by the maximum level of the input signal within a certain period of time, and this level is displayed on the display 43.
また録音ミユートスイツチ45を操作して録音
信号をミユートするとバルス発生器51の出力が
カウンタ54で計数されその計数結果が設定レベ
ル表示器43に刻々表示され録音ミユート時間を
知ることができる。 Also, when the recording mute switch 45 is operated to mute the recording signal, the output of the pulse generator 51 is counted by the counter 54, and the counting result is displayed every moment on the set level display 43, so that the recording mute time can be known.
さらに上記出力端子2はテープレコーダの録音
増幅器に接続されていて、磁気ヘツドに記録電流
が供給されるようになつているので、時間設定回
路6で決められた時間中に計測された最大保持電
圧が、例えばテープの最大録音レベルに入力信号
のピークが記録されるように利得制御回路3を制
御するように設定される。 Further, the output terminal 2 is connected to the recording amplifier of the tape recorder, and the recording current is supplied to the magnetic head, so that the maximum holding voltage measured during the time determined by the time setting circuit 6 is is set to control the gain control circuit 3 so that, for example, the peak of the input signal is recorded at the maximum recording level of the tape.
このようにすることによつて、入力信号の最大
レベルが磁気テープの最大録音レベルに録音さ
れ、それ以外の信号レベルでは最大録音レベル以
下に録音される。したがつて、入力信号は磁気テ
ープの飽和ひずみを受けることなく、また、入力
信号のダイナミツクレンジが圧縮されることもな
く録音される。そして、その録音レベルの設定に
は自動設定スイツチ7を押すだけのワンタツチ操
作でよいため、従来の録音レベル設定に比較し、
極めて容易な操作となる。 By doing this, the maximum level of the input signal is recorded at the maximum recording level of the magnetic tape, and other signal levels are recorded below the maximum recording level. Therefore, the input signal is recorded without being subjected to saturation distortion of the magnetic tape, and without compressing the dynamic range of the input signal. The recording level can be set with just one touch by pressing the automatic setting switch 7, so compared to the conventional recording level setting,
It is extremely easy to operate.
ここで、ワンタツチ操作による自動録音レベル
設定を可能にしたのは、時間設定回路6で決めら
れる最大値計測時間が、ほとんどの入力信号に対
して10秒程度で十分であるという実験結果からで
ある。 The reason why automatic recording level setting by one-touch operation has been made possible is based on experimental results showing that the maximum value measurement time determined by the time setting circuit 6 is about 10 seconds for most input signals. .
第2図は、3種類の入力ソースに対して、最大
値計測時間と計測された最大レベルとの関係をプ
ロツトした実験結果を示す図である。ソースがA
(スピーチ)の場合は第4秒で最大レベルが飽和
している。これは最大値計測時間を4秒以上いく
ら長くとつても最大値はほとんど変化しないこと
を示している。ソースがB(ポピユラー音楽)の
場合には約7秒、ソースがC(歌謡曲)の場合は
約6秒程度で飽和する。したがつて最大値計測時
間は、特殊なソースを除いて約8〜10秒以上に設
定すれば十分であるといえる。 FIG. 2 is a diagram showing the experimental results of plotting the relationship between the maximum value measurement time and the measured maximum level for three types of input sources. Source is A
In the case of (speech), the maximum level is saturated at the fourth second. This shows that even if the maximum value measurement time is longer than 4 seconds, the maximum value hardly changes. When the source is B (popular music), it saturates in about 7 seconds, and when the source is C (popular music), it saturates in about 6 seconds. Therefore, it can be said that it is sufficient to set the maximum value measurement time to about 8 to 10 seconds or more, except for special sources.
一方、この計測時間は、操作者の使い勝手から
見れば短かい方がよいと思われるので、略々5〜
10秒程度に時間設定回路6の時間幅を設定するの
が望ましい。 On the other hand, from the viewpoint of the operator's usability, it seems better to shorten this measurement time, so it is approximately 5 to 5 minutes.
It is desirable to set the time width of the time setting circuit 6 to about 10 seconds.
第3図は本発明の主要部について、より具体化
した実施例を示すものであり、第1図と同一部分
は同一の符号を付している。第3図において、録
音レベル設定は、自動設定スイツチ7を押すだけ
のワンタツチ操作で行なえる。自動設定スイツチ
7を短絡すると、単安定マルチバイブレータ32
が駆動され、第1図で説明した最大値計測時間に
相当する時間幅のパルスが1つ発生され、AND
ゲート回路12および13に加えられる。入力端
子1に与えられた入力信号はピーク検出器9によ
り信号のピークレベルに応じた直流電圧に変換さ
れ、これはアナログ―デイジタル(AD)コンバ
ータ11によつてデジタル信号であるパルス数に
変換される。 FIG. 3 shows a more specific embodiment of the main part of the present invention, and the same parts as in FIG. 1 are given the same reference numerals. In FIG. 3, the recording level can be set by simply pressing the automatic setting switch 7. When automatic setting switch 7 is shorted, monostable multivibrator 32
is driven, one pulse with a time width corresponding to the maximum value measurement time explained in Fig. 1 is generated, and the AND
added to gate circuits 12 and 13. The input signal applied to the input terminal 1 is converted by the peak detector 9 into a DC voltage according to the peak level of the signal, and this is converted by the analog-digital (AD) converter 11 into a number of pulses, which is a digital signal. Ru.
そして計測期間中すなわち単安定マルチバイブ
レータ32がインバータ33を経て駆動され、パ
ルスを発生してる期間、単安定マルチバイブレー
タ32の一方の出力Qを「H」に、他方の出力
−を「L」にする。したがつてORゲート回路3
4を経てANDゲート回路12および13の片方
の入力を「H」にしADコンバータ11からのパ
ルスはANDゲート回路12を通過し、ORゲート
回路37を経てデジタルカウンタ8の計数入力端
子(IN)に印加されるとともに、パルス発生器
10からのクリアパルスもANDゲート回路13
を通じてデジタルカウンタ8のクリア入力端子
(CL)に印加される。 During the measurement period, that is, the period when the monostable multivibrator 32 is driven via the inverter 33 and is generating pulses, one output Q of the monostable multivibrator 32 is set to "H" and the other output - is set to "L". do. Therefore, OR gate circuit 3
4, one input of AND gate circuits 12 and 13 is set to "H", and the pulse from AD converter 11 passes through AND gate circuit 12, passes through OR gate circuit 37, and enters the counting input terminal (IN) of digital counter 8. At the same time, the clear pulse from the pulse generator 10 is also applied to the AND gate circuit 13.
It is applied to the clear input terminal (CL) of the digital counter 8 through the CL signal.
デジタルカウンタ8,ラツチ回路14,コンパ
レータ15は第1図に示した最大値保持回路5を
構成し、ADコンバータ11から次々と送られて
くる入力レベルに相当するパルス数のうち最大値
を検出し、かつ保持する働きをする。すなわち最
大値保持動作をデジタル的に行ない、そのデジタ
ル出力を利得制御回路3に制御信号として与え
る。利得制御回路3はアナログスイツチを含む複
数個の抵抗減衰器を含めてなり、各抵抗減衰器は
ラツチ回路14より与えられるデジタル出力に応
じて減衰または非減衰に制御され、総合の減衰量
が決定される。したがつて、単安定マルチバイブ
レータ32がパルスを発生している最大値計測期
間中の最大入力に応じた減衰量が設定される。す
なわち最大入力が大きい場合には減衰量が大きく
なるよう設定される。 The digital counter 8, latch circuit 14, and comparator 15 constitute the maximum value holding circuit 5 shown in FIG. , and has the function of holding. That is, the maximum value holding operation is performed digitally, and the digital output thereof is given to the gain control circuit 3 as a control signal. The gain control circuit 3 includes a plurality of resistor attenuators including analog switches, and each resistor attenuator is controlled to be attenuated or not attenuated according to the digital output given from the latch circuit 14, and the total amount of attenuation is determined. be done. Therefore, the attenuation amount is set in accordance with the maximum input during the maximum value measurement period during which the monostable multivibrator 32 is generating pulses. That is, when the maximum input is large, the attenuation amount is set to be large.
操作者が入力レベル最大値の計測期間をもつと
長くすることを希望する場合(例えば入力リース
ククラシツク音楽などの特殊な場合)には自動設
定スイツチ7を押してすぐ離すのではなく、自分
の希望する時間だけ押し続ければよい。自動設定
スイツチ7を押し続けている時にはインバータ3
3の出力は「H」となつており、単安定マルチバ
イブレータ32のパルス発生動作が止まつてQ出
力が「L」になつてもORゲート回路34の片方
の入力に「H」が加わるため、ANDゲート回路
12および13の片方の入力には「H」が印加さ
れ、ADコンバータ11およびパルス発生器10
からのパルスはデジタルカウンタ8に送り続けら
れる。自動設定スイツチ7を離すとインバータ3
3の出力は「L」となり、デジタルカウンタ8へ
の入力はANDゲート回路12および13で遮断
され、デジタルカウンタ8は計数を行なわず、該
期間中に計数された計数値を、そのまま保持し続
ける。したがつて利得制御回路3の減衰量も計測
期間に設定された最大入力レベルに対応した値に
保持される。 If the operator wishes to extend the measurement period of the maximum input level value (for example, in special cases such as when inputting low-level classical music), instead of pressing and immediately releasing the automatic setting switch 7, the operator can adjust the measurement period according to his/her wishes. Just hold it down for as long as you want. When automatic setting switch 7 is held down, inverter 3
The output of 3 is "H", and even if the pulse generation operation of the monostable multivibrator 32 stops and the Q output becomes "L", "H" is applied to one input of the OR gate circuit 34. "H" is applied to one input of AND gate circuits 12 and 13, and AD converter 11 and pulse generator 10
The pulses from the digital counter 8 continue to be sent to the digital counter 8. When automatic setting switch 7 is released, inverter 3
The output of 3 becomes "L", the input to the digital counter 8 is cut off by AND gate circuits 12 and 13, and the digital counter 8 does not perform counting, but continues to hold the count value counted during the period. . Therefore, the attenuation amount of the gain control circuit 3 is also maintained at a value corresponding to the maximum input level set during the measurement period.
ピーク検出器9は入力信号のピークレベルを検
出する回路で、通常は絶対値回路と時定数が短か
い平滑回路とで構成される。パルス発生器10は
ADコンバータ11のクロツクパルスとADコンバ
ータ11でサンプルされる毎にデジタルカウンタ
8をクリアするためのクリアパルスとを発生す
る。このクリアパルスは、ADコンバータ11が
一定期間毎にサンプルするのに同期し、かつAD
コンバータ11がサンプル値をパルス数に変換し
て出力する直前に発生される。要するにデジタル
カウンタ8のクリア入力端子(CL)に印加され
るクリアパルスは、それ以前の計数値を累積しな
いようにデジタルカウンタ8の計数値を0にクリ
アし、次のサンプル値に相当する計数に備えさせ
る。したがつて、デジタルカウンタ8は、入力信
号のピークレベルの一定期間毎のサンプル値に相
当する計数値を出力する。 The peak detector 9 is a circuit that detects the peak level of an input signal, and is usually composed of an absolute value circuit and a smoothing circuit with a short time constant. The pulse generator 10 is
A clock pulse for the AD converter 11 and a clear pulse for clearing the digital counter 8 every time the AD converter 11 samples are generated. This clear pulse is synchronized with the AD converter 11 sampling every fixed period, and
It is generated immediately before the converter 11 converts the sample value into a pulse number and outputs it. In short, the clear pulse applied to the clear input terminal (CL) of the digital counter 8 clears the count value of the digital counter 8 to 0 so as not to accumulate the previous count value, and returns the count value corresponding to the next sample value. Prepare. Therefore, the digital counter 8 outputs a count value corresponding to a sample value of the peak level of the input signal every fixed period.
デジタルカウンタ8,ラツチ回路14およびコ
ンパレータ15は第1図における最大値保持回路
5を形成し、ラツチ回路14は非ラツチ状態にお
いてはデジタルカウンタ8の計数値をそのまま出
力し、ラツチ状態では入力に関係なく前の値を維
持する働きをする。コンパレータ15はデジタル
カウンタ8の計数出力A1,A2,A3,A4とラツチ
回路の出力B1,B2,B3,B4とを比較し、A>B
なる関係にあるときのみパルスを出力し、このパ
ルスがラツチ回路14のラツチをはずして非ラツ
チ回路14に出力する。 The digital counter 8, the latch circuit 14, and the comparator 15 form the maximum value holding circuit 5 in FIG. It functions to maintain the previous value. The comparator 15 compares the count outputs A 1 , A 2 , A 3 , A 4 of the digital counter 8 with the outputs B 1 , B 2 , B 3 , B 4 of the latch circuit, and determines that A>B
A pulse is output only when such a relationship exists, and this pulse unlatches the latch circuit 14 and outputs it to the non-latch circuit 14.
以上の説明から明らかなように、ラツチ回路1
4とコンパレータ15は、デジタルカウンタ8の
計数出力A1,A2,A3,A4がそれぞれ以前のラツ
チ出力B1,B2,B3,B4より大きい時のみラツチ
出力を更新し、小さい時は前の出力を保持する。
したがつてデジタルカウンタ8から順次送られて
くる計数値の最大値がラツチ回路14の出力に得
われることになる。 As is clear from the above explanation, latch circuit 1
4 and a comparator 15 update the latch output only when the count outputs A 1 , A 2 , A 3 , A 4 of the digital counter 8 are respectively larger than the previous latch outputs B 1 , B 2 , B 3 , B 4 , When it is small, the previous output is retained.
Therefore, the maximum value of the count values sequentially sent from the digital counter 8 is obtained as the output of the latch circuit 14.
利得制御回路3は4段の抵抗減衰器とアナログ
スイツチで構成されている。抵抗16,17,ア
ナログスイツチ18およびバツフア増幅器19は
1段目の抵抗減衰器を構成し、アナログスイツチ
18はそのゲートに与えられるラツチ回路14の
出力B1が「H」の時に導通状態、「L」の時に遮
断状態となるから、結局、ラツチ回路14の出力
B1が「H」の時に1段目の抵抗減衰器は抵抗1
6と17による分圧比で減衰状態を呈し、B1が
「L」の時は非減衰状態となる。バツフア増幅器
19は1段目と2段目の抵抗減衰器の相互影響を
防止する働きをする。同様に抵抗20,21とア
ナログスイツチ22およびバツフア増幅器23は
2段目の抵抗減衰器を、抵抗24,25とアナロ
グスイツチ26およびバツフア増幅器27は3段
目の抵抗減衰器を、そして抵抗28,29とアナ
ログスイツチ30およびバツフア増幅器31は4
段目の抵抗減衰器をそれぞれ構成している。それ
らの1段目から4段目までの各抵抗減衰器は縦属
接続されて利得制御回路3を形成し、各抵抗減衰
器はそれぞれ減衰状態において異なる減衰器、例
えば1dB,2dB,3dB,4dB,8dBに設定さ
れている。 The gain control circuit 3 is composed of a four-stage resistive attenuator and an analog switch. Resistors 16, 17, analog switch 18, and buffer amplifier 19 constitute a first stage resistance attenuator, and analog switch 18 is conductive when output B1 of latch circuit 14 applied to its gate is "H". Since it is in a cutoff state when the output is "L", the output of the latch circuit 14 ends up being
When B 1 is “H”, the first stage resistor attenuator is resistor 1
It exhibits a damped state with a partial pressure ratio of 6 and 17, and becomes a non-damped state when B 1 is "L". The buffer amplifier 19 serves to prevent mutual influence between the first and second stage resistor attenuators. Similarly, resistors 20, 21, analog switch 22, and buffer amplifier 23 form a second stage resistance attenuator, resistors 24, 25, analog switch 26, and buffer amplifier 27 form a third stage resistance attenuator, and resistor 28, 29, analog switch 30 and buffer amplifier 31 are 4
Each stage constitutes a resistance attenuator. Each of the resistive attenuators from the first stage to the fourth stage is connected in series to form a gain control circuit 3, and each resistive attenuator has a different attenuator in the attenuation state, for example, 1 dB, 2 dB, 3 dB, 4 dB. , 8dB.
計測期間が終了すると、ANDゲート回路12
および13が阻止状態となることはすでに述べた
が、この状態において操作者が手動設定スイツチ
40を押すと、その度に1個の計数パルスが計数
パルス発生器39によつて発生され、ANDゲー
ト回路38の片方の入力に印加される。ANDゲ
ート回路38の他方の入力には、ANDゲート回
路35の出力が接続され「H」が印加されてい
る。すなわち自動設定終了後は単安定マルチバイ
ブレータ32−出力は「H」であり、自動設定
スイツチ7も押されていないから、ANDゲート
回路35の両入力は「H」となるからである。し
たがつて、計数パルス発生器39からの計数パル
スはANDゲート回路38を通加し、ORゲート回
路37を経てデジタルカウンタ8の計数入力に印
加されて計数が実行されそれに伴つて利得制御回
路3の利得が変更される。なお、図に示してはい
ないが、この手動設定時にはラツチ回路14のラ
ツチ動作は行なわないようにする。また、手動設
定スイツチ40は計数UP方向とDOWN方向を設
け、それぞれデジタルカウンタのUP入力、
DOWN入力に加えるように構成すれば自動設定
されたレベルから上下いずれの方向にも設定レベ
ルを動かすことができる。 When the measurement period ends, the AND gate circuit 12
and 13 are in the blocking state, but each time the operator presses the manual setting switch 40 in this state, one counting pulse is generated by the counting pulse generator 39, and one counting pulse is generated by the AND gate. Applied to one input of circuit 38. The output of the AND gate circuit 35 is connected to the other input of the AND gate circuit 38, and "H" is applied thereto. That is, after the automatic setting is completed, the output of the monostable multivibrator 32 is "H", and since the automatic setting switch 7 is also not pressed, both inputs of the AND gate circuit 35 are "H". Therefore, the counting pulse from the counting pulse generator 39 is applied to the AND gate circuit 38, passed through the OR gate circuit 37, and applied to the counting input of the digital counter 8 to perform counting. The gain of is changed. Although not shown in the figure, the latch operation of the latch circuit 14 is not performed during this manual setting. In addition, the manual setting switch 40 is provided with a count UP direction and a count DOWN direction, respectively, and the UP input of the digital counter,
If configured to be added to the DOWN input, the set level can be moved in either direction up or down from the automatically set level.
さらに、計測期間と自動設定終了後(手動設定
可動期間)とを区別できる表示を実施する。36
は表示装置を構成する2色発光ダイオードあり、
例えばD16に電流が流れると赤色に発光し、D17に
電流が流れると緑色に発光するものである。 Furthermore, a display is provided that can distinguish between the measurement period and the period after the automatic setting ends (manual setting available period). 36
has two-color light emitting diodes that make up the display device,
For example, when current flows through D 16 , it emits red light, and when current flows through D 17 , it emits green light.
すでに説明したように、ORゲート回路34の
出力は計測期間中は「H」であり、ANDゲート
回路35の出力は、自動設定終了後「H」とな
る。したがつて、これらの出力から抵抗r7および
r8を通して発光ダイオードD16,D17に電流を流す
ように接続しておけば、計測期間中には赤色が、
そして、自動設定が終了して手動設定が可能にな
ると緑色が発光し、これをテープデツキのパネル
面等に配置しておけば非常に便利となる。なお、
この表示は2色発光ダイオードに限らず、いずれ
か片方のモードの時のみ発光ダイオードを点灯さ
せたり、計測期間には点滅させて、設定終了後は
連続点灯させるなどして区別することも容易に実
施できる。さらに表示器駆動回路いわゆるデコー
ダ41,設定レベル(減衰量)表示器43につい
て説明すると、デコーダ41は利得制御回路3の
減衰量設定値を減衰量表示器43で表示させるた
めに、ラツチ回路14の出力B2,B3,B4と接続
されたBCD to decimalデコーダ42と最小位抵
抗減衰器(例えば1dB)のアナログスイツチ1
8への同出力B1と接続されたスイツチング回路
44により構成される。ラツチ回路14の出力
B1が「H」の時は、スイツチング素子Q1が導通
状態に、同Q2が反転器Q3によつて遮断状態にな
るよう構成されている。逆に、ラツチ回路14の
出力B1が「L」の時には、スイツチング素子Q1
が遮断状態、Q2が導通状態となる。スイツチン
グ素子Q1が導通状態(Q2は遮断状態)の時は、
電源VCCより抵抗r1を通して減衰量表示43の発
光ダイオードD1,D3,D5…D15を点灯する条件を
満たし、逆の場合は同D0,D2,D4…D14の点灯条
件を満たす。 As already explained, the output of the OR gate circuit 34 is "H" during the measurement period, and the output of the AND gate circuit 35 is "H" after the automatic setting is completed. Therefore, from these outputs the resistors r 7 and
If you connect the light emitting diodes D 16 and D 17 so that current flows through r 8 , the red color will change during the measurement period.
Then, when the automatic setting is completed and manual setting becomes possible, a green light is emitted, and it is very convenient to place this on the panel surface of the tape deck. In addition,
This display is not limited to two-color light-emitting diodes; it can also be easily distinguished by lighting the light-emitting diode only when in one of the modes, or by having it blink during the measurement period and turn it on continuously after the settings are complete. Can be implemented. Further, to explain the display drive circuit, so-called decoder 41 and setting level (attenuation amount) display 43, the decoder 41 operates the latch circuit 14 in order to display the attenuation amount setting value of the gain control circuit 3 on the attenuation amount display 43. A BCD to decimal decoder 42 and a minimum resistance attenuator (for example 1 dB) analog switch 1 connected to the outputs B 2 , B 3 , B 4
It is constituted by a switching circuit 44 connected to the same output B1 to 8. Output of latch circuit 14
When B1 is at "H", the switching element Q1 is turned on and the switching element Q2 is turned off by the inverter Q3 . Conversely, when the output B 1 of the latch circuit 14 is "L", the switching element Q 1
is in the cutoff state and Q 2 is in the conduction state. When switching element Q1 is in conduction state ( Q2 is in cutoff state),
The conditions for lighting the light emitting diodes D 1 , D 3 , D 5 ...D 15 of the attenuation amount display 43 from the power supply V CC through the resistor r 1 are satisfied, and in the opposite case, the conditions for lighting the light emitting diodes D 1 , D 3 , D 4 ...D 14 of the attenuation amount display 43 are satisfied. The lighting conditions are met.
そして、ラツチ回路14の他の出力B2,B3,
B4と接続されたBCD to decimalデコーダすなわ
ち2道―10道デコーダ42により、上述の点灯条
件にある発光ダイオードD1,D3,……D15(また
はD0,D2,……D14)の8個中の1個の点灯条件
を満たす。つまり、ラツチ回路14の出力B1と
B2,B3,B4の点灯条件の組み合わせにより16個
中1個の発光ダイオードを点灯させることにな
る。すなわち利得制御回路3の減衰量を読み取
り、例えば、各抵抗減衰器を1dB,2dB,4
dB,8dBとすれば、16個の発光ダイオードD0,
D1,……D15により、0dB〜15dBを表示すること
ができる。 The other outputs B 2 , B 3 ,
A BCD to decimal decoder, that is, a 2-way to 10-way decoder 42 connected to B 4 detects the light emitting diodes D 1 , D 3 , ...D 15 (or D 0 , D 2 , ...D 14 ) under the above-mentioned lighting conditions. ) satisfies one lighting condition out of eight. In other words, the output B 1 of the latch circuit 14 and
The combination of the lighting conditions of B 2 , B 3 , and B 4 causes 1 out of 16 light emitting diodes to be lit. That is, read the attenuation amount of the gain control circuit 3, and set each resistor attenuator to 1 dB, 2 dB, 4 dB, for example.
dB, 8dB, 16 light emitting diodes D 0 ,
D1 ,... D15 can display 0dB to 15dB.
さらに第4図を用いて本実施例の装置の構成を
説明する。第4図の構成は第3図の利得制御回路
の減衰量表示機能を有する自動レベル設定回路
に、ミユーテイング時間表示機能を付加したもの
である。第4図において45は録音ミユートスイ
ツチであり、このスイツチ45は出力端子2に接
続された録音増幅器52を無入力状態とするもの
であつて、該スイツチ45を接点a側からb側に
操作することによつて録音ヘツド53に供給され
る録音信号が遮断され、磁気テープに信号が記録
されない状態いわゆるミユーテイング状態を作り
出すことができる。 Further, the configuration of the apparatus of this embodiment will be explained using FIG. 4. The configuration of FIG. 4 is obtained by adding a muting time display function to the automatic level setting circuit having the attenuation amount display function of the gain control circuit of FIG. 3. In FIG. 4, 45 is a recording mute switch, and this switch 45 puts the recording amplifier 52 connected to the output terminal 2 into a no-input state, and the switch 45 can be operated from the contact a side to the b side. This cuts off the recording signal supplied to the recording head 53, creating a so-called muting state in which no signal is recorded on the magnetic tape.
この録音ミユーテイングスイツチ45に連動し
て表示切換スイツチ46,47,48,49がと
計数パルス発生スイツチ50が設けてあり、上記
録音ミユーテイングスイツチ45の操作に伴い、
上記スイツチ46〜49は減衰量表示側(接点a
側)から時間表示側(接点b側)に、計数パルス
発生器51が駆動される。この計数パルス発生器
51からの出力パルス数をデジタルカウンタ54
によつて計数し、この計数出力を前述の切換スイ
ツチ46,47,48,49の接点b側を介して
デコーダ41へ供給する。このデコーダ41の出
力は第3図で示した発光ダイオードD0,D1,
D2,……D15からなる設定レベル表示器43を駆
動してカウンタ54の計数を表示させる。計数パ
ルス発生器51が単位時間毎に1つのパルスを出
力すれば、表示器43の表示は、単位時間毎に、
Do→Do+1(但しn=0〜14)と点灯する発光ダ
イオードの位置が移動し、この点灯位置の移動に
よつて録音ミユート時間表を行なうことができ
る。すなわち、設定レベル表示器43は、通常は
減衰量表示を行ない、録音ミユート時は録音ミユ
ート時間表示を行なうようになつている。 Display changeover switches 46, 47, 48, 49 and a counting pulse generation switch 50 are provided in conjunction with the recording/mutating switch 45.
The switches 46 to 49 are on the attenuation amount display side (contact a
The counting pulse generator 51 is driven from the time display side (contact b side) to the time display side (contact b side). The number of output pulses from this counting pulse generator 51 is calculated by a digital counter 54.
This counting output is supplied to the decoder 41 via the contacts b side of the aforementioned changeover switches 46, 47, 48, and 49. The output of this decoder 41 is the light emitting diode D 0 , D 1 ,
The set level display 43 consisting of D 2 , . . . D 15 is driven to display the count of the counter 54. If the counting pulse generator 51 outputs one pulse per unit time, the display 43 will display the following per unit time:
The position of the lit light emitting diode moves as D o →D o+1 (where n=0 to 14), and by moving the lit position, a recording mute time table can be performed. That is, the setting level display 43 normally displays the amount of attenuation, and displays the recording mute time during recording mute.
第5図は第3図、第4図の回路を内蔵したテー
プレコーダの外観を示しており、55はカセツト
装着部、56はテープ走行操作釦群、57は録音
再生レベルを表示するデイジタル式レベルメータ
である。減衰量表示器43は図の如く発光ダイオ
ードD0〜D15をレベルの低いものから高いものに
向けて右上方向に傾斜させて配置しており、手動
設定スイツチ40はUPスイツチ40aとDOWN
スイツチ40bに分けて設けている。また自動設
定スイツチ7のつまみ内に2色発光ダイオードか
らなる表示器36が設けられ、操作と表示を1個
所で処理できるようにしている。 Fig. 5 shows the external appearance of a tape recorder incorporating the circuits shown in Figs. 3 and 4, in which 55 is a cassette mounting section, 56 is a group of tape running operation buttons, and 57 is a digital level that displays the recording and playback level. It is a meter. As shown in the figure, the attenuation amount display 43 has light emitting diodes D 0 to D 15 arranged tilting upward to the right from the lowest level to the highest level, and the manual setting switch 40 has an UP switch 40a and a DOWN switch.
The switch 40b is provided separately. Furthermore, a display 36 consisting of two-color light emitting diodes is provided within the knob of the automatic setting switch 7, so that operations and display can be performed in one place.
以上説明したように本発明のテープレコーダに
よれば録音レベルの設定をワンタツチ操作で行な
うことができるため、従来のレベル設定に比較し
て操作が極めて簡易かされ、入力信号レベルの最
大値に相応した、レベル設定が実現されるため、
飽和ひずみなどを生じない高品質の録音状態に設
定することができるばかりでなく、さらに設定レ
ベルが表示されるので使用者は自動レベル設定動
作を外部から監視でき、安心して録音を行なうこ
とができる。 As explained above, according to the tape recorder of the present invention, since the recording level can be set with a single touch operation, the operation is extremely simple compared to the conventional level setting, and the recording level can be adjusted according to the maximum value of the input signal level. Because the level setting is realized,
Not only can you set high-quality recording conditions that do not cause saturation distortion, but the setting level is also displayed, allowing the user to monitor the automatic level setting operation from the outside, allowing you to record with confidence. .
しかも録音ミユート時には、上記設定レベルを
表示するための表示器に録音ミユート時間が表示
されるので、安価にして録音ミユート時間を均一
化でき、このようにして曲間に無信号部分が形成
されたテープを再生する時に自動頭出し動作が確
実に行なうことができる。 Furthermore, when recording and muting, the recording mute time is displayed on the display that displays the above-mentioned setting level, so the recording mute time can be made uniform at low cost, and in this way, no-signal sections are formed between songs. Automatic cueing operation can be performed reliably when playing back a tape.
第1図は本発明の一実施例の概略構成図、第2
図は本発明の実施例の説明に供する実験結果を示
した図、第3図、第4図は本発明の具体的実施例
の回路図、第5図は本発明の実施例の外観を示す
斜視図である。
1……入力端子、2……出力端子、3……利得
制御回路、4…レベル検出器、5……最大値保持
回路、6……時間設定回路、7……自動設定スイ
ツチ、8…デジタルカウンタ、9……ピーク検出
器、10……パルス発生器、11……ADコンバ
ータ、12,13……ANDゲート回路、14…
…ラツチ回路、15……コンパレータ、32……
単安定マルチバイブレータ、34,37……OR
ゲート回路、35,38……ANDゲート回路、
36……2色発光ダイオード、39……計数パル
ス発生器、40……手動設定スイツチ、41……
デユーダ、43……減衰量表示器、45……録音
ミユートスイツチ、511……計数パルス発生
器、54……デイジタルカウンタ。
FIG. 1 is a schematic configuration diagram of an embodiment of the present invention, and FIG.
The figure shows experimental results for explaining the embodiment of the present invention, Figures 3 and 4 are circuit diagrams of a specific embodiment of the present invention, and Figure 5 shows the external appearance of the embodiment of the present invention. FIG. 1...Input terminal, 2...Output terminal, 3...Gain control circuit, 4...Level detector, 5...Maximum value holding circuit, 6...Time setting circuit, 7...Automatic setting switch, 8...Digital Counter, 9... Peak detector, 10... Pulse generator, 11... AD converter, 12, 13... AND gate circuit, 14...
...Latch circuit, 15...Comparator, 32...
Monostable multivibrator, 34, 37...OR
Gate circuit, 35, 38...AND gate circuit,
36...Two-color light emitting diode, 39...Counting pulse generator, 40...Manual setting switch, 41...
511... counting pulse generator, 54... digital counter.
Claims (1)
と、前記録音信号伝送路の信号レベルを検出する
レベル検出器と、自動的に録音レベルを設定する
時に操作する自動設定スイツチと、上記信号レベ
ルの最大値を計測する時間を設定するための時間
設定回路と、上記レベル検出器の出力信号が入力
され、かつ上記時間設定回路で設定される時間中
の最大レベルを保持し得る最大値保持回路と、録
音信号をミユーテイングするための録音ミユート
スイツチと、この録音ミユートスイツチの操作に
関連して動作するクロツクパルス発生器と、この
クロツクパルス発生器の出力パルスを計数するカ
ウンタと、上記録音ミユートスイツチに連動して
上記最大値保持回路の出力と上記カウンタの出力
を選択する切換スイツチと、この切換スイツチを
通じて加えられた出力をうけて動作する表示器駆
動回路と、この表示器駆動回路の出力端に接続さ
れた設定レベル表示器を備え、上記自動設定スイ
ツチの操作により、上記時間設定回路で設定され
た時間中における上記録音信号伝送路への最大入
力レベルに応じて自動的に上記利得制御回路を制
御すると共に上記最大値保持回路の出力で設定レ
ベル表示器に利得制御回路の設定量を表示させ、
上記録音ミユートスイツチの操作により上記設定
レベル表示器にミユート時間を表示するように構
成したことを特徴とするテープレコーダ。1. A gain control circuit disposed in the recording signal transmission path, a level detector for detecting the signal level of the recording signal transmission path, an automatic setting switch operated when automatically setting the recording level, and a level detector for detecting the signal level of the recording signal transmission path; a time setting circuit for setting a time for measuring the maximum value; and a maximum value holding circuit to which the output signal of the level detector is input and capable of holding the maximum level during the time set by the time setting circuit. , a recording mute switch for muting the recording signal, a clock pulse generator that operates in connection with the operation of the recording mute switch, a counter that counts the output pulses of the clock pulse generator, and a counter that counts the output pulses of the clock pulse generator; A changeover switch that selects the output of the value holding circuit and the output of the above-mentioned counter, a display drive circuit that operates in response to the output applied through this changeover switch, and a setting level connected to the output terminal of this display drive circuit. The gain control circuit is equipped with a display, and when the automatic setting switch is operated, the gain control circuit is automatically controlled according to the maximum input level to the recording signal transmission path during the time set by the time setting circuit, and the gain control circuit is automatically controlled according to the maximum input level to the recording signal transmission path during the time set by the time setting circuit. Display the setting amount of the gain control circuit on the setting level display with the output of the value holding circuit,
A tape recorder characterized in that the mute time is displayed on the setting level display when the recording mute switch is operated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12114879A JPS5644106A (en) | 1979-09-19 | 1979-09-19 | Tape recorder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12114879A JPS5644106A (en) | 1979-09-19 | 1979-09-19 | Tape recorder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5644106A JPS5644106A (en) | 1981-04-23 |
| JPS6113302B2 true JPS6113302B2 (en) | 1986-04-12 |
Family
ID=14804035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12114879A Granted JPS5644106A (en) | 1979-09-19 | 1979-09-19 | Tape recorder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5644106A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148401A (en) * | 1986-12-10 | 1988-06-21 | Matsushita Electric Ind Co Ltd | Manufacturing method of pick-up arm |
-
1979
- 1979-09-19 JP JP12114879A patent/JPS5644106A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148401A (en) * | 1986-12-10 | 1988-06-21 | Matsushita Electric Ind Co Ltd | Manufacturing method of pick-up arm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5644106A (en) | 1981-04-23 |
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