JPS6116093B2 - - Google Patents
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- JPS6116093B2 JPS6116093B2 JP55059018A JP5901880A JPS6116093B2 JP S6116093 B2 JPS6116093 B2 JP S6116093B2 JP 55059018 A JP55059018 A JP 55059018A JP 5901880 A JP5901880 A JP 5901880A JP S6116093 B2 JPS6116093 B2 JP S6116093B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- Computational Mathematics (AREA)
- Computing Systems (AREA)
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Shift Register Type Memory (AREA)
Description
本発明は、新たな回路の付加を最小限にとどめ
てシフト機能を制御回路に付加した大規模集積回
路装置に関する。
第１図は、Ｄフリツプフロツプよりなるレジス
タで構成した従来のシフト回路を例示する図であ
り、１は４ビツトのシフトレジスタ、２は桁上げ
（キヤリ）フリツプフロツプ、３はシフト機能追
加用のAND−ORゲート部、４はシフト制御信号
の印加される端子、５はシフトデータの入力され
る端子、６，７は一般の制御信号が印加される端
子、８〜１２は一般のデータの入力される端子、
１３〜１６はレジスタ１の出力端子そして１７は
キヤリフリツプフロツプ２の出力端子である。
以上の構成を有するシフト回路では、シフト実
行時にAND−ORゲート部３によつてレジスタの
隣接ビツトをレジスタ１へ印加し、このデータを
ラツチすることによつてシフトが実行される。
AND−ORゲート部は、かかるシフト機能を付加
するために特別に必要とされるものである。すな
わち、従来の制御回路にシフト機能を付加するた
めには、上記のAND−ORゲート部３の追加が不
可欠となる。また、このAND−ORゲート部３
は、レジスタのビツト数の増大に伴つて増大す
る。
すなわち、制御回路にシフト機能を付加するこ
とは新たな回路の付加に繋る。このため、大規模
集積回路装置（以下LSIと記す）の中に作り込ま
れる制御回路にシフト機能を付加した場合には、
AND−ORゲート回路も当然付加されるところと
なりチツプ面積の増大がもたらされること、大幅
なマスクパターンの変更がもたらされることなど
LISの大幅な設計変更に繋る不都合が生じる。
本発明は新たな回路の付加を最小限度にとどめ
てシフト機能を制御回路に付加し、上記の不都合
をことごとく排除できるLISを提供するものであ
り、２組の入力データバスラインを有する演算ユ
ニツト（ALU）と演算結果のキヤリを記憶する
キヤリメモリとデータレジスタとを備え、前記の
データレジスタの出力を２組の入力データバスラ
インへ同時に接続するとともにALUのキヤリ、
ボロー入力端子に所定のデータを印加し、これら
の２進全加算を行い、加算結果を前記のデータレ
ジスタとキヤリメモリへ入力するようにしたとこ
ろに特徴がある。
第２図は、本発明のLIS内に作り込まれている
シフト回路の構成を示す図であり、１８は
ALU、１９はデータレジスタ、２０はキヤリメ
モリ、２１，２２はデータバス、２３はANDゲ
ート、２４はORゲート、２５はデータ入力端
子、２６はデータ出力端子、２７はデータ入力を
ALU１８のキヤリ・ボロー入力端子に加えるた
めのシフト専用制御信号を印加する端子、２８は
ALU１８の出力をデータレジスタ１９へ入力す
るためのストローブ信号を印加する端子、２９は
ALU１８から出たキヤリをキヤリメモリ２０に
ラツチするためのストローブ信号を印加する端
子、３０および３１はデータレジスタ１９の内容
をデータバス２１と２２へ接続する信号を印加す
る端子、そして３２は一般の制御信号を印加する
端子である。なお、端子２８に印加するストロー
ブ信号は、一般の演算結果をデータレジスタ１９
へ入力する場合と共用であり、端子２９に印加す
るストローブ信号は、一般の加算あるいは大小の
比較命令と共用であり、さらに、端子３０と３１
に印加する信号は一般のレジスタ関連命令と共用
である。
以上の構成からなるシフト回路では、ANDゲ
ート２３とORゲート２４の２個のゲートを付加
しただけでシフト機能が発揮される。
第２図で示したシフト回路のシフト動作は、端
子２７〜３１に信号を加え、データレジスタ１９
のデータをデータバス２１，２２に出力し、さら
にデータ入力端子２５に加えるデータ入力を
ANDゲート２３とORゲート２４を用いてALU１
８のキヤリ・ボロー入力端子へ印加し、データバ
スに出力したデータとキヤリ・ボロー入力端子に
印加されるデータの２進全加算を行い、結果をデ
ータレジスタ１９とキヤリメモリ２０へ入力する
ことによつて実行される。
次に示す表１は、キヤリメモリ２０を通じてデ
ータ出力端子２６からデータレジスタ１９内の４
ビツトのデータを直列に出力させる例を示し、デ
ータレジスタ１９の初期状態のデータは1010、デ
ータ入力端子２５には０を入力するものとしてい
る。
The present invention relates to a large-scale integrated circuit device that adds a shift function to a control circuit while minimizing the addition of new circuits. FIG. 1 is a diagram illustrating a conventional shift circuit composed of registers consisting of D flip-flops, in which 1 is a 4-bit shift register, 2 is a carry flip-flop, and 3 is an AND-type register for adding a shift function. OR gate section, 4 is a terminal to which a shift control signal is applied, 5 is a terminal to which shift data is input, 6 and 7 are terminals to which general control signals are applied, 8 to 12 are input terminals of general data. terminal,
13 to 16 are output terminals of register 1, and 17 is an output terminal of carrier flip-flop 2. In the shift circuit having the above configuration, when a shift is executed, the AND-OR gate section 3 applies adjacent bits of the register to the register 1, and this data is latched, thereby executing the shift.
An AND-OR gate section is specially required to add such a shift function. That is, in order to add a shift function to the conventional control circuit, it is essential to add the above-mentioned AND-OR gate section 3. Also, this AND-OR gate section 3
increases as the number of bits in the register increases. That is, adding a shift function to a control circuit leads to the addition of a new circuit. Therefore, when a shift function is added to a control circuit built into a large-scale integrated circuit device (hereinafter referred to as LSI),
Naturally, an AND-OR gate circuit will also be added, resulting in an increase in chip area and a significant change in mask pattern.
An inconvenience will occur that will lead to a major design change of LIS. The present invention provides an LIS that can completely eliminate the above-mentioned disadvantages by adding a shift function to the control circuit with the addition of new circuits to a minimum. ALU), a carry memory for storing the carry of the operation result, and a data register, and the output of the data register is simultaneously connected to two sets of input data bus lines, and the carry of the ALU,
The feature is that predetermined data is applied to the borrow input terminal, full binary addition is performed on these data, and the addition result is input to the data register and carry memory. FIG. 2 is a diagram showing the configuration of the shift circuit built into the LIS of the present invention, and 18 is a diagram showing the configuration of the shift circuit built into the LIS of the present invention.
ALU, 19 is a data register, 20 is a carry memory, 21, 22 are data buses, 23 is an AND gate, 24 is an OR gate, 25 is a data input terminal, 26 is a data output terminal, 27 is a data input terminal
28 is a terminal that applies a shift-specific control signal to be added to the carry/borrow input terminal of ALU18.
A terminal 29 applies a strobe signal for inputting the output of the ALU 18 to the data register 19.
Terminals 30 and 31 apply signals to connect the contents of data register 19 to data buses 21 and 22, and 32 is a general control terminal. This is a terminal for applying a signal. Note that the strobe signal applied to the terminal 28 is used to transfer general calculation results to the data register 19.
The strobe signal applied to terminal 29 is also used for general addition or magnitude comparison commands.
The signals applied to are shared with general register-related instructions. In the shift circuit having the above configuration, the shift function can be achieved by simply adding two gates, the AND gate 23 and the OR gate 24. The shift operation of the shift circuit shown in FIG. 2 is performed by applying signals to terminals 27 to 31 and
outputs the data to the data buses 21 and 22, and further inputs the data to the data input terminal 25.
ALU1 using AND gate 23 and OR gate 24
8 to the carry/borrow input terminal, performs binary full addition of the data output to the data bus and the data applied to the carry/borrow input terminal, and inputs the result to the data register 19 and carry memory 20. is executed. Table 1 below shows how the data from the data output terminal 26 to the 4 in the data register 19 through the carrier memory 20 is
An example is shown in which bit data is output in series, and it is assumed that the data in the initial state of the data register 19 is 1010 and the data input terminal 25 is input with 0.
【表】
表１で△印は２進１桁の数（１または０）が不
定であることを示す。
１回目のシフトでは、
（1010）＋（1010）＋０＝0100＋キヤリとなり、
結果的にはデータレジスタ１９の最上位ビツト
（MSB）がシフトされてこれがキヤリメモリに入
力され、これがデータ出力端子２６から出力され
る。以下同様にして２回目のシフトで０が、３回
目のシフトで１がそして４回目のシフトで０がデ
ータ出力端子２６から出力される。したがつて、
データ出力端子２６からはデータレジスタ１９の
データ（1010）が直列に出力されるところとな
る。
以下に示す表２は、データ入力端子２５を通じ
て４ビツトのデータとしてたとえば（0110）をデ
ータレジスタ１９へ直列に入力させる例を示す。[Table] In Table 1, the △ mark indicates that the number of one binary digit (1 or 0) is indefinite. For the first shift, (1010) + (1010) + 0 = 0100 + carry,
As a result, the most significant bit (MSB) of data register 19 is shifted and inputted into the carry memory, and this is outputted from data output terminal 26. Similarly, 0 is output from the data output terminal 26 during the second shift, 1 during the third shift, and 0 during the fourth shift. Therefore,
The data (1010) of the data register 19 is serially output from the data output terminal 26. Table 2 below shows an example in which, for example, (0110) is serially input to the data register 19 as 4-bit data through the data input terminal 25.
【表】
△印は２進１桁の数（１または０）が不定であ
ることを示す。
データ入力の場合にも４回のシフト動作を実行
させることにより、端子２５に直列に入力された
データ（0110）がデータレジスタ１９に残る。
以上の説明から明らかなように、本発明のLSI
では最小限の回路の付加によつて、直列入出力を
含めたシフト機能が付加されており、LSIの基本
設計に変更をきたすほどの変更はもたらされな
い。また、本発明のLSIでは、データ入力端子２
５とデータ出力端子２６とを直接接続するなら
ば、データレジスタ１９のキヤリメモリ２０を介
した左ローテイトが可能であり、さらに、左ロー
テイトを３回実行させるならば、結果的に右ロー
テイトが実行されることになる。そして、図示し
たキヤリメモリ２０の出力をLSIの外部へ取り出
すならば、新たな回路の付加なしで直列出力が可
能である。
ところで、端子２７に印加する制御信号は、シ
フト専用のものであり、この制御信号をLSIの外
部へ出力させるならばLSIへの直列入力ならびに
LSIからの直列出力をなす場合のシフトクロツク
とすることができる。
第３図は表１で示した直列出力に対するタイミ
ング図を示す図であり、ａは端子２７に印加され
る信号、D0はデータ出力端子２６に出力される
データである。D0はシフト期間、すなわち制御
信号ａがハイレベルにある期間に出力される。し
たがつて制御信号ａの下りエツジのデータをサン
プリングするならば、これがシフトアウトされた
データを示す。
本発明のLSIから直列データを受け取る外部回
路には、制御信号ａの下りエツジでデータをシフ
トして入力することによつてLSIと外部回路との
間のデータの入出力が可能になる。
また、制御信号ａはシフトの場合のみハイレベ
ルとなるものであり、したがつて、シフト期間と
シフト期間の間で他の演算を実行し、キヤリメモ
リ２０の値が変化しても、この間制御信号ａはロ
ーレベルであり、外部回路が不要なキヤリメモリ
の値をサンプリングすることがない利点もある。[Table] The △ mark indicates that the number of one binary digit (1 or 0) is indefinite. In the case of data input, the data (0110) serially input to the terminal 25 remains in the data register 19 by performing the shift operation four times. As is clear from the above explanation, the LSI of the present invention
In this case, shift functions including serial input/output are added by adding a minimum amount of circuitry, and there are no major changes to the basic design of the LSI. Furthermore, in the LSI of the present invention, the data input terminal 2
5 and the data output terminal 26, it is possible to rotate the data register 19 to the left via the carry memory 20. Furthermore, if the left rotation is executed three times, the right rotation is executed as a result. That will happen. If the output of the illustrated carry memory 20 is taken out to the outside of the LSI, serial output is possible without adding a new circuit. By the way, the control signal applied to the terminal 27 is for shift only, and if this control signal is to be output to the outside of the LSI, it must be serially input to the LSI and
It can be used as a shift clock for serial output from an LSI. FIG. 3 is a diagram showing a timing chart for the serial output shown in Table 1, where a is the signal applied to the terminal 27 and D 0 is the data output to the data output terminal 26. D 0 is output during the shift period, that is, during the period when the control signal a is at a high level. Therefore, if the data at the falling edge of control signal a is sampled, this indicates the data that has been shifted out. Data can be input/output between the LSI and the external circuit by shifting and inputting the data at the falling edge of the control signal a to the external circuit that receives serial data from the LSI of the present invention. Further, the control signal a is at a high level only in the case of a shift. Therefore, even if other calculations are executed between shift periods and the value of the carry memory 20 changes, the control signal a remains unchanged during this period. Since a is at a low level, there is also the advantage that the external circuit does not sample unnecessary values in the carry memory.
第１図は従来のシフト回路の構成を示す図、第
２図は本発明のLSI内に作り込まれているシフト
回路の構成を示す図、第３図はシフトクロツクと
直列出力とのタイミングを示す図である。
１……シフトレジスタ、２……キヤリフリツプ
フロツプ、３……AND−ORゲート部、４……シ
フト制御信号印加端子、５……シフトデータの入
力端子、６，７，３２……一般の制御信号の印加
端子、８〜１２……一般のデータの入力端子、１
３〜１６……レジスタの出力端子、１７……キヤ
リフリツプフロツプの出力端子、１８……
ALU、１９……データレジスタ、２０……キヤ
リメモリ、２１，２２……データバス、２３……
ANDゲート、２４……ORゲート、２５……デー
タ入力端子、２６……データ出力端子、２７……
シフト専用制御信号の印加端子、２８，２９……
ストローブ信号印加端子、３０，３１……データ
レジスタの内容をデータバスへ接続する信号の印
加端子。
Figure 1 shows the configuration of a conventional shift circuit, Figure 2 shows the configuration of the shift circuit built into the LSI of the present invention, and Figure 3 shows the timing of the shift clock and serial output. It is a diagram. 1...Shift register, 2...Carry flip-flop, 3...AND-OR gate section, 4...Shift control signal application terminal, 5...Shift data input terminal, 6, 7, 32...General control signal application terminals, 8 to 12... general data input terminals, 1
3 to 16... Output terminal of register, 17... Output terminal of carrier flip-flop, 18...
ALU, 19...Data register, 20...Carry memory, 21, 22...Data bus, 23...
AND gate, 24...OR gate, 25...data input terminal, 26...data output terminal, 27...
Shift-dedicated control signal application terminals, 28, 29...
Strobe signal application terminals, 30, 31...Terminals for applying signals that connect the contents of the data register to the data bus.
Claims (1)
する演算ユニツトと、演算結果のキヤリを記憶す
るキヤリメモリと、データレジスタと、前記キヤ
リメモリの出力を外部へとりだす出力端子と、デ
ータ入力とシフト専用制御信号が入力される論理
積ゲートと、同論理積ゲートの出力と通常の制御
信号が入力され、出力が前記演算ユニツトのキヤ
リボロー入力端子に結合される論理和ゲートを有
し、前記データレジスタの出力を前記第１および
第２の入力データバスラインへ同時に接続すると
ともに、前記演算ユニツトのキヤリボロー入力端
子に所定のデータを印加し、同データと第１およ
び第２の入力データバスラインから入力されるデ
ータの２進全加算をなし、加算結果を前記データ
レジスタとキヤリメモリへ入力し、さらに、同キ
ヤリメモリの出力を前記出力端子から外部へ出力
する制御回路を内蔵することを特徴とする大規模
集積回路装置。 ２ ２進全加算時に印加するシフト専用制御信号
を外部へ出力する端子を具備することを特徴とす
る特許請求の範囲第１項に記載の大規模集積回路
装置。[Claims] 1. An arithmetic unit having first and second input data bus lines, a carry memory for storing the carry of the operation result, a data register, an output terminal for taking out the output of the carry memory to the outside, and a data register. an AND gate to which an input and a shift-only control signal are input, and an OR gate to which an output of the AND gate and a normal control signal are input, and whose output is coupled to a carry borrow input terminal of the arithmetic unit; The output of the data register is simultaneously connected to the first and second input data bus lines, and predetermined data is applied to the carry borrow input terminal of the arithmetic unit, and the data is connected to the first and second input data bus lines. It is characterized by incorporating a control circuit that performs binary full addition of data input from the line, inputs the addition result to the data register and the carry memory, and further outputs the output of the carry memory to the outside from the output terminal. large-scale integrated circuit devices. 2. The large-scale integrated circuit device according to claim 1, further comprising a terminal for externally outputting a shift-specific control signal applied during binary full addition.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5901880A JPS56155444A (en) | 1980-05-02 | 1980-05-02 | Large scale integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5901880A JPS56155444A (en) | 1980-05-02 | 1980-05-02 | Large scale integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56155444A JPS56155444A (en) | 1981-12-01 |
| JPS6116093B2 true JPS6116093B2 (en) | 1986-04-28 |
Family
ID=13101122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5901880A Granted JPS56155444A (en) | 1980-05-02 | 1980-05-02 | Large scale integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56155444A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143285A (en) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | Arithmetic unit |
-
1980
- 1980-05-02 JP JP5901880A patent/JPS56155444A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56155444A (en) | 1981-12-01 |
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