JPS6116998B2

JPS6116998B2 -

Info

Publication number: JPS6116998B2
Application number: JP53062997A
Authority: JP
Inventors: Tetsuo Nishimoto
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1978-05-26
Filing date: 1978-05-26
Publication date: 1986-05-02
Also published as: JPS54155027A

Description

【発明の詳細な説明】

この発明はデイジタル技術を利用し、またカプ
ラ制御回路を具備する電子楽器の改良に関し、特
に鍵スイツチの１走査期間を短縮しながら所望の
カプラ効果を得るようにした電子楽器に関する。この出願人は先に、特願昭52−150895号（特開
昭54−83419号）、発明の名称「電子楽器」の明細
書中に記載した発明の電子楽器を提供した。この
発明を要約すると、複数の鍵の鍵スイツチを所定
速度で順次走査して各鍵の押鍵状態を示す時分割
多重信号を１走査期間内の各鍵に対応するタイム
スロツトごとに発生し、またこの鍵スイツチ走査
に同期して各鍵に対応する波形信号を前記タイム
スロツトごとに時分割的に発生し、更に前記時分
割多重信号およびこの時分割多重信号をカプラ制
御回路により所定時間ずつ遅延して得られる信号
をそれぞれ対応する操作子の設定位置に応じて重
み付けした重み付け信号として出力するととも
に、前記重み付け信号と波形信号とを乗算して楽
音信号を得るようにしたことを特徴とする電子楽
器である。この電子楽器はこのような簡単な構成
により、全ての押圧鍵に対応して多数の楽音を同
時に発生しうる優れた特長を有するものである。ところでこの電子楽器の場合、61個の鍵C₁〜
C₆が設けられ、音高の低い鍵C₁の鍵スイツチか
ら順次走査されて押鍵状態が検出される。また１
走査期間は120ビツトタイム（120タイムスロツ
ト）分設けられており、61個の前記鍵の時分割多
重信号（この信号は、鍵が押下されていれば
“１”信号として出力され、押下されていなけれ
ば“０”信号として出力される）は、この１走査
期間の前半の61タイムスロツトにおいて出力され
る。更に、前記カプラ制御回路には、直接接続さ
れる複数の遅延回路（これら遅延回路の合計容量
は48ステージ・１ビツトである）と、これら遅延
回路および前記操作子にそれぞれ接続される重み
付け回路とが設けられている。そして前記時分割
多重信号は、先頭の遅延回路に入力されたのち順
次後方の遅延回路側に送られて各遅延回路からそ
れぞれ出力され、次いで前記重み付け回路に入力
されるようになつている。またある押下鍵に対す
る時分割多重信号（“１”信号）が遅延回路によ
り遅延される全遅延時間は48ビツトタイム分であ
る。すなわちこの先願発明の電子楽器の場合、各
鍵の音高に対し最高４オクターブ高い音高の楽音
までをカプラ音として発音できるようにするため
に、前記遅延回路の全遅延時間が48ビツトタイム
とされている。また鍵スイツチ走査に必要な時間
は61ビツトタイムであるから、前記１走査期間
（120ビツトタイム分）のうち実際に必要な期間は
61ビツトタイムに48ビツトタイムを加えた109ビ
ツトタイム分であり、後半の11ビツトタイム分
（120ビツトタイムから109ビツトタイムを差し引
いた残りの期間）はこの電子楽器の動作には無関
係な遊び時間となつている。しかしこのように１
走査期間を余り長くすると、鍵状態（押鍵状態お
よび離鍵状態）の検出が遅れるから演奏上最適な
動作制御が行えなくなる恐れがある。このため１
走査期間を短縮することが望ましいが、１走査期
間を短縮しすぎると、たとえば上述のような４オ
クターブ分高い音高の楽音までカプラ音として発
音させることができなくなつてしまう。また発音
可能なカプラ音の音高をそのままにしておき（例
えば４オクターブ高い音高のカプラ音までとす
る）、且つ１走査期間を単純に短かくする（例え
ば１走査期間を96ビツトタイムとする）と、次の
ような理由により不要楽音が発音される不都合が
発生する。すなわち、１走査期間内にて遅く走査
される高い音高の鍵C₅〜C₆が押下されている場
合、この押下鍵C₅〜C₆による時分割多重信号
（“１”信号）が発生するタイムスロツトはそれぞ
れ第48タイムスロツト〜第61タイムスロツトであ
り、これら時分割多重信号が前記遅延回路により
最高４オクターブ分（48タイムスロツト分）遅延
されて出力されるタイムスロツトはそれぞれ、次
の１走査期間内の前半の第１タイムスロツト〜第
13タイムスロツトとなる。この１走査期間内の第
１タイムスロツト〜第13タイムスロツトにおいて
は、音高の低い鍵C₁〜C₂に対する前記波形信号
が出力されるから、次の１走査期間内において出
力されるこのような遅延信号の出力を禁止しない
と、高い音高の押下鍵C₅〜C₆に対して結果的
に、押鍵されていない低い音高の鍵C₁〜C₂の楽
音が不要に発音され、音楽的に好ましくない。勿
論、鍵走査の順序を変更した場合にも同様な不都
合が発生する。また複数の鍵盤をもつ電子楽器や
前述したようなカプラ制御回路を具備する他の鍵
盤楽器の場合も、前記不都合が同様に発生しう
る。この発明は上述した事情を考慮してなされたも
ので、その目的とするところは、鍵スイツチ走査
の１走査期間を短かくしながら、且つ所望のカプ
ラ効果が確実に得られるようにした電子楽器を提
供することである。この目的を達成するために、この発明は、カプ
ラ制御回路によつて遅延された信号が次の走査期
間において発生する場合に、該遅延された信号を
無効とする禁止回路を設けている。これにより、
この出願人が先に提案した前記電子楽器に比べて
鍵スイツチの１走査期間が短縮され、しかも所望
のカプラ効果を確実に得ることができる。なお、この発明によると、高い音高の鍵に対す
るカプラ音の一部（例えば、４オクターブ上）は
発音されないが、、この場合、かかる発音されな
いカプラ音は周波数が非常に高くなつているので
（例えば音高がC₁₀の楽音の周波数は1677Hz）、問
題はない。低、中音域の鍵については所望するカ
プラ音が確実に得られる。以下、図面を参照してこの発明による電子楽器
の実施例を説明する。先ず、第１図を参照して電
子楽器の全対構成を説明する。この電子楽器は大
別して、電子楽器全体の動作を制御するタイミン
グ信号SY９５等を発生するとともに信号OCT１
〜OCT８を発生するタイミング信号発生回路
１、後述する上鍵盤回路１５、下鍵盤回路２５お
よびペダル鍵盤回路３０の各鍵の押鍵状態を検出
するための鍵スイツチ走査に同間して各音高に対
応する周期の楽音波形または音源波形の波形信号
Ｓを１走査期間内の対応するタイムスロツトにお
いて時分割的に発生する時分割波形発生回路２、
上鍵盤回路１５、上鍵盤楽音発生回路３、下鍵盤
楽音発生回路４、ペダル鍵盤回路３０、ペダル鍵
盤楽音発生回路５、サウンドシステム６から構成
される。タイミング信号発生回路１は、所定周期のクロ
ツクパルスφを発生する発振器７と、このクロツ
クパルスφにより駆動される４ビツト構成の12進
カウンタ８と、この12進カウンタ８の最上位ビツ
ト（第４ビツト）MSBのビツト出力信号N₄によ
り駆動される３ビツト構成の８進カウンタ９と、
この８進カウンタ９のビツト出力信号B₁，B₂，
B₃を入力してこれら信号B₁〜B₃をデコードし、
信号OCT１〜OCT８を出力する（なお、この実
施例では信号OCT６，OCT７は使用されない）
デコーダ１０と、さらに12進カウンタ８のビツト
出力信号N₁〜N₄と８進カウンタ９ビツト出力信
号B₁〜B₃およびクロツクパルスφを入力してこ
れら信号N₁〜N₄，B₁〜B₃およびφに基づき各種
タイミング信号SY０，SY９５，SY１２／１２，
SY０〜１２，SY０〜４およびSY０〜１６を出力
するロジツク回路１１とから構成される。このタ
イミング信号発生回路１から発生されるクロツク
パルスφは、前記した各回路３，４，５内に含ま
れる各種シフトレジスタ、遅延回路等の駆動用に
利用される。またビツト出力信号N₁〜N₄，B₁〜
B₃は時分割波形発生回路２内の周波数ナンバメ
モリ１２に対するアドレス信号として利用され
る。更に信号OCT１〜OCT５，OCT８は前記各
鍵鍵盤回路１５，２５，３０は鍵スイツチ走査に
利用される。後述する１走査期間内において、デ
コーダ１０から出力される信号OCT１〜OCT
５，OCT８はそれぞれ第３図に示すように、後
述する96進カウンタの内容がそれぞれ０〜11、12
〜23、24〜35、36〜47、48〜59、84〜95の各期間
“１”信号として出力される。またロジツク回路
１１から出力されるタイミング信号SY１２／１
２は96進カウンタの内容がそれぞれ11、23、35、
47、59、71、83および95のとき出力される。更に
ロジツク回路１１から回路される各種タイミング
信号SYO，SYO９５，SY１２／１２，SY０〜１
２，SY０〜４およびSY０〜１６の出力状態は第
２図の動作波形図に示すとおりである。これらの
タイミング信号SY０，SY９５，SY１２／１２，
SY０〜２，SY０〜４，SY０〜１６は前記回路
３，４，５に送られる。ここで第２図および第３図の動作波形図を参照
して「鍵スイツチ走査」の１走査期間につき説明
する。この実施例の電子楽器の場合、61個の鍵ス
イツチを有する上鍵盤回路１５および下鍵盤回路
２５（上鍵盤および下鍵盤はともに61鍵からなつ
ている）、25個の鍵スイツチを有するペダル鍵盤
回路３０（ペダル鍵盤は25鍵からなつている）の
鍵スイツチ走査は各鍵盤回路同時に並行して実行
される。そして各鍵盤回路１５，２５，３０にお
けるすべての鍵スイツチを走査するに必要とする
「走査期間」は、前記12進カウンタ８および８進
カウンタ９により構成される96進カウンタの内容
により規定される。すなわち、前記12進カウンタ
８のビツト出力信号N₁〜N₄および８進カウンタ
９のビツト出力信号B₁〜B₃は第２図に示すよう
に出力される。またこれら各ビツト出力信号N₁
〜N₄，B₁〜B₃の出力状態と前記96進カウンタの
内容との関係は第２図に図示する如くである。こ
のように96進カウンタの内容が０（10進数表示）
から95（10進数表示）まで変化する期間がこの実
施例により規定される鍵スイツチ走査の１走査期
間である。そして前記96進カウンタの内容がそれ
ぞれ０〜11、12〜23、24〜35、36〜47、48〜59、
60〜71に変化する間、後述する各シリアル／パラ
レル変換器１６，２６，３１から上記走査結果を
表わす信号が時分割多重信号UXO，LKO，PKO
としてクロツクパルスφに同期して時分割的に出
力されるようになされている。ところで前記上鍵盤回路１５と下鍵盤回路２５
はともに61個の鍵スイツチを有し、またペダル鍵
盤回路３０は25個の鍵スイツチを有するものであ
るから、上鍵盤回路１５および下鍵盤回路２５の
各鍵スイツチが実際に走査される期間（すなわち
前記パラレル／シリアル変換器１６，２６から時
分割多重信号UKO，LKOが出力される期間）
は、前記96進カウンタの内容が０〜60の間であ
り、１走査期間の残りの期間、すなわち96進カウ
ンタの内容が61〜95の期間は実際の鍵スイツチ走
査は実行されない。またペダル鍵盤回路３０の場
合、この鍵盤回路３０は25個の鍵スイツチを有す
るものであるから、実際に鍵走査が実行される期
間（すなわち、時分割多重信号PKOが出力され
る期間）は、前記96進カウンタの内容が０〜24の
期間であり、残りの25〜95の期間は鍵スイツチ走
査が実行されない。このようにして上鍵盤回路１５、下鍵盤回路２
５、ペダル鍵盤回路３０の鍵スイツチ走査が実行
されるが、上述したように鍵スイツチ走査の１走
査期間において鍵スイツチ走査が実際には行われ
ない期間（96進カウンタの内容が61〜95の期間）
が設けられている理由は次の通りである。すなわ
ち各鍵盤回路１５，２５，３０にそれぞれ接続さ
れる楽音発生回路３，４，５には１個の押下鍵に
対して該押下鍵と所定の音高関係にある鍵の楽音
も同時に発音させるためのカプラ制御回路が設け
られているが、これらカプラ制御回路が確実に動
作するためには上述したような期間を設けねばな
らないためである。この理由の詳細に関しては後
で述べる。次にデコーダ１０と、上鍵盤回路１５、下鍵盤
回路２５、ペダル鍵盤回路３０との関連を具体的
に説明する。第４図は上鍵盤回路１５または下鍵
盤回路２５の鍵スイツチ回路４３，４４を示し、
また第５図はペダル鍵盤回路３０の鍵スイツチ回
路４５を示す。周知のように、１オクターブは12
の音名Ｃ、Ｃ#、Ｄ、………Ｂからなるが、以下
の説明では第１オクターブの12個の鍵またはその
鍵スイツチを記号C₁〜B₁により表示し、また第
２オクターブ〜第８オクターブの鍵またはその鍵
スイツチをそれぞれ記号C₂〜B₂，C₃〜B₃，……
…，C₈〜B₈に表示するものとする。第４図にお
いて、上鍵盤回路１５および下鍵盤回路２５の61
個の鍵に対応する61個の鍵スイツチC₁〜C₆は、
図にみられるように各オクターブおよび各音名毎
に鍵スイツチ回路４３，４４にマトリツクス状に
配列されている。すなわち、鍵スイツチ回路４
３，４４の列ラインl₁〜l₆はそれぞれ第１〜第６
オクターブに対応し、また行ラインL₁〜L₁₂はそ
れぞれ音名Ｃ、Ｃ#、………、Ｂに対応してい
る。たとえば列ラインl₁と行ラインL₅との交差点
上には、第１オクターブでかつ音名Ｅの鍵の鍵ス
イツチE₁が配設されている。なお、図中の列ラ
インl₁〜l₆と行ラインL₁〜L₁₂の交差点上に付した
丸印は、前述した各鍵スイツチ（C₁〜C₆）が対応
する列ラインと行ライン間には順方向にダイオー
ドを介して接続されていることを示す。そして前
述したデコーダ１０から出力される信号OCT８
および信号OCT１〜OCT５はそれぞれ、列ライ
ンl₁〜l₆へ入力される。また鍵スイツチ回路４
３，４４の出力側（行ラインL₁〜L₁₂側）にはパ
ラレル／シリアル変換器１６，２６が接続されて
いる。前記信号OCT１〜OCT８は、前記８進カ
ウンタ９の内容が０〜７（10進数）に変化する
間、対応して信号OCT１から順次“１”信号と
して出力される信号である（第３図）。したがつ
て、第１オクターブの鍵スイツチC₁〜B₁は８進
カウンタ９の内容が７（すなわち96進カウンタの
内容が84〜95）の期間出力される信号OCT８に
より走査される。また第２オクターブの鍵スイツ
チC₂〜B₂は８進カウンタ９の内容が０（96進カ
ウンタの内容が０〜11）の期間出力される信号
OCT１により走査される。同様にして第３オク
ターブ〜第６オクターブの鍵スイツチC₃〜B₃，
C₄〜B₄，C₅〜B₅，C₆は、８進カウンタ９の内容
がそれぞれ１、２、３、４（96進カウンタの内容
がそれぞれ12〜23、24〜35、36〜47、48〜59）の
各期間出力される信号OCT３，OCT４，OCT５
により走査される。そして各走査結果は、12ビツ
トのパラレルデータとして前記パラレル／シリア
ル変換器１６（２６）に送られる。第４図に示す
ペダル鍵盤回路３０の鍵スイツチ回路４５の構成
は、第３図に示す各鍵スイツチ回路４３（４４）
と鍵スイツチの数を除いて全く同一であるからそ
の説明を省略する。なお、回路４５の出力側には
パラレル／シリアル変換器３１が接続されてい
る。デコーダ１０および各鍵盤回路１５，２５，３
０の鍵スイツチ回路４３〜４５を上記のように構
成したので、“１”信号の信号OCT８，OCT１〜
OCT５がデコーダ１０から順次出力され、各鍵
盤回路１５，２５，３０の対応する列ラインl₁〜
l₆に各鍵盤回路１５，２５，３０同時に入力され
ると、対応するオクターブの12個の鍵スイツチが
同時に走査され、この結果該オクターブにおける
押鍵状態を表わす12ビツトのデータが各鍵スイツ
チ回路４３〜４５から出力され、後述するように
96進カウンタの内容がそれぞれ95、11、23、35、
47、59のとき対応するパラレル／シリアル変換器
１６，２６，３１に取込まれる。次に前記パラレル／シリアル変換器１６の詳細
構成を説明する。なおこの変換器１６の構成は、
上述した他のパラレル／シリアル変換器２６，３
１と同一構成である。したがつて他のパラレル／
シリアル変換器２６，３１の詳細構成の説明は省
略する。上鍵盤回路１５内の鍵スイツチ回路４３
の各行ラインL₁〜L₁₂が対応するアンドゲート５
０〜６１の各第１入力端に接続されているととも
に対応する各抵抗R₁〜R₁₂を介して２値論理レベ
ルの“０”信号を供給する電源端子（図示略）に
接続されている。また前記アンドゲート５０〜６
１の各第２入力端には前記タイミング信号SY１
２／１２がともに入力され、この信号SY１２／
１２の出力時（“１”信号時）にアンドゲート５
０〜６１を同時に動作可能とするようになされて
いる。アンドゲート５０〜６０の各出力端は対応
するオアゲート６２〜７２を介して、クロツクパ
ルスφにより駆動される遅延型フリツプフロツプ
（以下、DFFと略称する）７３〜８３の各入力端
に接続されている。またアンドゲート６１の出力
端はDFF８４の入力端に直接接続される。更に
DFF８４の出力端はオアゲート７２を介して
DFF８３の入力端に接続され、またDFF８３の
出力端はオアゲート７１を介してDFF８２の入
力端に接続されている。以下、同様にして、前記
DFF８２〜７３が図示の如くに互いに直列接続
されるように、各DFF８２〜７４の出力端が各
オアゲート７０〜６２を介して後段のDFF８１
〜７３の入力端に接続されている。そして前記
DFF７３の出力信号が前記時分割多重信号UKO
として取り出される。このように前記DFF８４
〜７３が互いに直列接続されることにより、結果
的に12段のシフトレジスタが形成される。時分割
多重信号UKOは上鍵盤回路１５の鍵押鍵状態を
示し、第１および第２の上鍵盤楽音発生制御回路
１７，１９に送られる。上記のように構成されるパラレル／シリアル変
換器１６の動作を次に説明する。前述したよう
に、デコーダ１０から信号OCT１〜OCT８が１
走査期間の開始後順次“１”信号として出力さ
れ、上鍵盤回路１５の鍵スイツチ回路４３の対応
する列ラインl₁〜l₆に入力される。また第３図の
動作波形図に示されるように、タイミンング信号
SY１２／１２は、前記96進カウンタの内容がそ
れぞれ11、23、35、47、59、71、83、95のときに
出力される。したがつてある１走査期間の開始直
前の96進カウンタの内容が95のときにタイミング
信号SY１２／１２（“１”信号）が出力されてア
ンドゲート５０〜６１に送られ、これらアンドゲ
ート５０〜６１が動作可能となる。このとき、前
記鍵スイツチ回路４３（第４図）の列ラインl₁に
はすでに信号OCT８（“１”信号）が入力されて
いるから、鍵スイツチ回路４３から、上鍵盤回路
１５の第１オクターブの12個の鍵C₁〜B₁の押鍵
状態（すなわち鍵スイツチC₁〜B₁の開閉状態）
を表わす信号が行ラインL₁〜L₁₂から並列に出力
されて対応するアンドゲート５０〜６１に入力さ
れ、更にこれらアンドゲート５０〜６１およびオ
アゲート６２〜７２を介してDFF７３〜８４に
同時に入力される。次いで96進カウンタの内容が
０となると、DFF７３に記憶されている鍵C₁の
押鍵状態を示す信号（すなわち、鍵C₁が押下さ
れていれば“１”信号として、また鍵C₁が押下
されていなければ“０”信号として出力される信
号）が前記時分割多重信号UKOとして出力され
る。また同時にDFF７４の出力信号がオアゲー
ト６２を介してDFF７３に入力され、またDFF
７５の出力信号がオアゲート６３を介してDFF
７４に入力され、以下同様にしてDFF８４〜７
６の出力信号がそれぞれオアゲート７２〜６４を
介してDFF８３〜７５に入力される。このよう
にして96進カウンタの内容が０のとき、鍵C₁の
押鍵状態を示す時分割多重信号UKOがDFF７３
から出力されるとともにDFF８４〜７４の内容
が次段のDFF８３〜７３にシフトされる。同様
にして96進カウンタの内容が１〜11に順次変化す
るとき、鍵Ｃ#_１〜B₁の押鍵状態を表わす信号
がDFF７３からクロツクパルスφに同期した信
号として出力され時分割多重信号UKOが作成さ
れるとともに、DFF８２〜７４の内容がその都
度次段のDFFにシフトされてゆく。96進カウン
タの内容が11になると、第１オクターブの鍵C₁
〜B₁の押鍵状態を示す信号がすべて時分割多重
信号UKOとして取り出され、この結果DFF７３
〜８４の内容がすべてクリアされる。またこのと
き同時にタイミング信号SY１２／１２が出力さ
れて前記アンドゲート５０〜６１を同時に動作可
能とし、また各アンドゲート５０〜６１には行ラ
インL₁〜L₁₂を介して第２オクターブの鍵C₂〜B₂
の押鍵状態を表わす信号が同時に入力される。し
たがつてDFF７３〜DFF８４には、前記第２オ
クターブの鍵C₂〜B₂の押鍵状態を表わす信号が
記憶される。このため、次に96進カウンタの内容
が12〜23に変化する期間、DFF７３から第２オ
クターブの鍵C₂〜B₂の押鍵状態を表わす信号が
時分割多重信号UKOとして出力されるととも
に、前述したようにDFF８４〜DFF７３の内容
を次段のDFFにシトする動作が実行される。こ
のようにして96進カウンタの内容が０〜60に変化
するまでの期間に、上鍵盤回路１５の61個の鍵
C₁〜C₆の押鍵状態を表わす時分割多重信号UKO
が出力されることになる。96進カウンタの内容が
61〜95の１走査期間の残りの期間には、信号
UKOは“０”となつている。また前記時分割多
重信号UKOは第１および第２の上鍵盤楽音発生
制御回路１７，１９に送られて処理される。第１表には、前記パラレル／シリアル変換器１
６から出力される時分割多重信号UKOが所属す
る音高と、前記96進カウンタの内容との対応関係
を示す。

【表】なお上述の説明では、上鍵盤回路１５のパラレ
ル／シリアル変換器１６の動作についてのみ説明
したが、デコーダ１０の出力信号OCT８，OCT
１〜OCT５は各鍵盤回路１５，２５，３０の鍵
スイツチ回路４３，４４，４５の列ラインl₁〜l₆
に同時に入力されるから、たとえば上鍵盤回路１
５の第１オクターブの鍵C₁〜B₁が走査されてい
るときには、下鍵盤回路２５、ペダル鍵盤回路３
０の第１オクターブの鍵C₁〜B₁の走査が同時に
並行して実行され、この結果、各パラレル／シリ
アル変換器２６，３１から時分割多重信号
LKO，PKOが前記時分割多重信号UKOと並行し
て出力される。次に時分割波形発生回路２を説明する。時分割波形発生回路２は、第１図に示すよう
に、前記タイミング信号発生回路１の96進カウン
タの各内容（０〜95）にそれぞれ対応した周波数
ナンバ（発生すべき楽音の周波数に比例した数
値）Ｒを記憶し、且つ前記タイミング信号発生回
路１から発生されるビツト出力信号N₁〜N₄，B₁
〜B₃をアドレス信号として入力して対応する周
波数ナンバＲを出力する周波数ナンバメモリ１２
と、この周波数ナンバメモリ１２から順次時分割
的に出力される各周波数ナンバＲをそれぞれ独立
して累算するアキユムレータ１３と、所望の楽音
１波形（以下の説明では正弦波形とするが、勿論
他の波形でもよい）を複数（例えば64）のサンプ
ル点に分割し各サンプル点における波形振幅値
（正弦振幅値）Ｓを記憶しているとともに上記ア
キユムレータ１３から順次出力される累算値qF
（ｑ＝１、２、３………）をアドレス信号として
入力して該累算値qFに対応した正弦振幅値Ｓを
出力するサインテーブル１４とにより構成され
る。更に詳述すれば、前記アキユムレータ１３
は、前記周波数ナンバＲを第１加算入力端に入力
する加算器と、この加算器の出力端に接続され、
且つクロツクパルスφにより駆動される96ステー
ジからなるシフトレジスタとにより構成されてい
る。またこのシフトレジスタの出力が前記加算器
の第２加算入力端に入力されており、このためこ
の加算器は両加算入力端のデータを加算してその
加算値を前記シフトレジスタに出力し、またシフ
トレジスタに入力された加算値は順次後段側にシ
フトされてゆく。このようにしてアキユムレータ
１３は、各音高に対応する周波数ナンバＲをそれ
ぞれ独立して順次繰返し加算し、その累算値qF
をサインテーブル１４に対して順次出力するもの
である。また周波数ナンバメモリ１２には、各鍵
盤回路１５，２５，３０に実際に設けられていな
い鍵Ｃ#_６〜B₈（合計35鍵）に対応する周波数
ナンパＲも記憶されている。これは、上述したよ
うに各楽音発生回路３，４，５にはカプラ制御回
路が設けられており、このカプラ制御回路により
遅延されて出力される時分割多重信号に対しても
対応する周波数ナンバＲを与えて対応する正弦振
幅値Ｓをサインテーブル１４から発生させる必要
があるためである。更に前記ビツト出力信号N₁〜N₄，B₁〜B₃が周
波数ナンバメモリ１２にアドレス信号として入力
されることからも自明なようにメモリ１２から読
出される周波数ナンバＲの内容はそれぞれ、前記
時分割多重信号UKO，LKO，PKOおよびこれら
回路UKO，LKO，PKOを対応するカプラ制御回
路により遅延した信号のそれぞれとその音高に関
して対応づけられており、すなわち互いに同一音
高の鍵に対する内容をもつものである。更にサイ
ンテーブル１４から出力される正弦振幅値Ｓは、
この実施例の場合、13ビツトの符号対数表示デー
タ（マイナスlog表示）により表わされるデータ
である。このマイナスlog表示とは、波形信号の
振幅値（正弦振幅値Ｓ）を絶対値表示した場合、
最大振幅値を0dBと規定し、それ以下の振幅値を
最大振幅値（0dB）に対する減衰量により表現す
るもので、たとえば最大振幅値（0dB）に対し
て、−0.75dB、−1.5dB、−3dB、−6dB、−12dB、−
24dB、………の各振幅値を設定し、これらを正
弦振幅値Ｓを表示するために12ビツトからなるデ
ータの各ビツトに対応させる。また残りの１ビツ
トは12ビツトのデータの正負の極性を表わす符号
ビツトとして使用する。すなわち−0.75dBを最
小位ビツト（LSB）により表示し、−1.5dBを第２
ビツトにより表示し、−3dBを第９ビツトにより
表示し、以下同様であり、振幅値は２値論理レベ
ルが“１”のビツトの各値を合計したもので表わ
される。したがつて全ビツト（12ビツト）が
“１”の場合そのとき出力中の振幅値（絶対値表
示）は最小であり、他方全ビツトが“０”の場合
その振幅値は最大となる。符号ビツト（１ビツト
分）は、出力中の振幅値が基準値に対してプラス
側の場合“０”、マイナス側の場合“１”により
表示される。このようにして時分割波形発生回路２からは、
各音高C₁〜B₈に対応し且つ対数表示されたある
サンプル点における正弦振幅値Ｓが96進カウンタ
の内容に応じて順次時分割的に出力される。さら
にこの正弦振幅値Ｓは同時に出力される前記信号
UKO，LKC，PKOと音高に関して対応づけられ
ているから、１走査期間内のある時点、たとえば
96進カウンタの内容が０のとき出力される正弦振
幅値Ｓおよび信号UKO，LKO，PKOはともに同
一音高の鍵C₁に対する内容をもつものである。
そして前記正弦振幅値Ｓは各楽音発生回路３，
４，５内の加算器３７_１〜３７_４にそれぞれ供給
される。次に、前記上鍵盤楽音発生回路３、下鍵盤楽音
発生回路４、ペダル鍵盤楽音発生回路５の各概略
構成を説明する。先ず、上鍵盤楽音発生回路３
は、前記鍵スイツチ回路４３内の各鍵スイツチ
C₁〜C₆の押鍵状態を示す時分割多重信号UKOが
入力されてこの信号UKOを所定時間ずつ遅延す
るとともにこの遅延した各信号を９個のドローバ
ー１８の各設定状態に応じてそれぞれ重み付けし
た重み付け信号UKO１を出力する第１上鍵盤楽
音発生制御回路１７、前記重み付け信号UXO１
および時分割波形発生回路２から順次出力される
正弦振幅値Ｓが入力されてこれらを加算する加算
器３７_１と、この加算器３７_１の出力データ（対
数表示データ）をリニアデータに変換する対数デ
ータ・リニアデータ変換器（以下log−Lin変換器
と略称する）３８_１と、このlog−Lin変換器３８
_１の出力データを１走査期間中加算し、１走査期
間の終了時にその合計加算値を出力するアキユム
レータ３９_１と、このアキユムレータ３９_１から
出力される合計加算値を１走査期間の終了時にラ
ツチするラツチ回路４０_１と、ラツチ回路４０_１
の出力データ（デイジタルデータ）をアナログデ
ータに変換するデイジタル・アナログ変換器（以
下DA変換器と略称する）４１_１、DA変換器４１
_１の出力データの大きさを調整する可変抵抗器
VR₁と、前記信号UKOが入力されるとともに５
個のドローバー２０、レガート・パーカツシヨン
スイツチ２１、パーカツシヨン長さ切換スイツチ
２２の各設定状態に応じて前記信号UKOに所定
の処理を施こし、種々のエンベローブ波形の付与
された信号UKO２を出力する第２上鍵盤楽音発
生制御回路１９と、加算器３７_２と、log−Lin変
換器３８_２と、アキユムレータ３９_２と、ラツチ
回路４０_２と、DA変換器４１_２と、可変抵抗器
VR₂とから構成される。なお図中、一点鎖線で囲
つた第１上鍵盤楽音形成回路２３、第２上鍵盤楽
音形成回路２４はともに同一構成である。下鍵盤楽音発生回路４は、前記鍵スイツチ回路
４４から出力される押鍵状態を示す時分割多重信
号LKOが入力されてこの信号LKOを所定時間ず
つ遅延するとともにこの遅延した各信号を９個の
ドローバー２８の各設定状態に応じてそれぞれ重
み付けした重み付け信号LKO１を出力する下鍵
盤楽音発生制御回路２７（この回路２７は前記回
路１と同一構成である）と、加算器３７_３と、
log−Lin変換器３８_３と、アキユムレータ３９_２
と、ラツチ回路４０_３と、DA変換器４１_３と、
可変抵抗器VR₃とから構成される。なお、図中一
点鎖線で囲つた下鍵盤楽音形成回路２９は前記第
１および第２上鍵盤楽音形成回路２３，２４と同
一構成である。ペダル鍵盤楽音発生回路５は、前記鍵スイツチ
回路４５から出力される押鍵状態を示す時分割多
重信号PKOが入力されてこの信号PKOから、ペ
ダル鍵盤回路３０の鍵のうちそれ以前に押下され
ている他の鍵があるか否かを検出し、押下されて
いる他の鍵が存在していないことを条件に前記信
号PKOのうち単一の押下鍵に対応する１個のパ
ルス信号（但し、複数の鍵が同時に押下された場
合には低音の鍵に対応するパルス信号のみを優先
する）を受け入れて所定時間ずつ遅延させるとと
もにこの遅延した各信号を７個のドローバー３
３、ペダルパーカツシヨンスイツチ３４、ペダル
サステイルスイツチ３５の各設定状態に応じて前
記信号PKO（すなわち押下鍵に対応する１個の
パルス信号）に所定の処理を施こし、種々のエン
ベローブ波形の付与された信号PKO１を出力す
るペダル鍵盤楽音発生回路３２と、加算器３７_４
と、log−Lin変換器３８_４と、アキユムレータ３
９_４と、ラツチ回路４０_４と、DA変換器４１_４
と、可変抵抗器VR₄とから構成される。なお、図
中一点鎖線で囲つたペダル鍵盤楽音形成回路３６
は前記各鍵盤の楽音形成回路２３，２４，２９と
同一構成である。上述した各鍵盤回路１５，２５，３０に対する
楽音発生回路３，４，５により個々に形成される
楽音信号は、増幅器、スピーカからなるサウンド
システム６に送られてミキシングされ同時に放音
される。次に上述した上鍵盤楽音発生回路３の各部の構
成を更に詳細に説明する。先ず、第７図ないし第１０図を参照して前記第
１上鍵盤楽音発生制御回路１７およびドローバー
１８の詳細な構成を説明する。第７図に示す第１
上鍵盤楽音発生制御回路１７は、前記時分割多重
信号UKOが入力され直列接続された８個の遅延
回路（シフトレジスタ）８７〜９４により順次遅
延して信号DUKO１〜DUKO８を形成し、前記
信号UKOおよびこの信号UKOを遅延した信号
DUKO１〜DUKO８を重み付け回路１００〜１
０８にそれぞれ入力して、後述するドローバー１
８_１〜１８_８の各設定状態に応じてそれぞれ重み
付けした３ビツトの重み付け信号K₁〜K₉として
出力し、これら重み付け信号K₁〜K₉を加算器１
０９に加えて加算出力するようにしたカプラ制御
回路から構成される。なお、この実施例では、加
算器１０９の加算器（６ビツトのデータ）は、リ
ニアデータ・対数データ変換器（以下Lin−log変
換器１１０と略称する）により対数表示された信
号UKO１に変換されて前記加算器３７_１に送ら
れる。時分割多重信号UKOは、容量が12ステージ、
１ビツトからなり、且つクロツクパルスφにより
駆動されるシフトレジスタ８７に入力される。前
記シフトレジスタ８７の出力側には、容量７ステ
ージ・１ビツト、５ステージ・５ステージ・１ビ
ツト、７ステージ・１ビツト、５ステージ・１ビ
ツト、４ステージ・１ビツト、３ステージ・１ビ
ツト、５ステージ・１ビツトのシフトレジスタ８
８〜９４が直列接続されている。これらシフトレ
ジスタ８８〜９４もクロツクパルスφにより駆動
され、先頭のシフトレジスタ８７に入力される時
分割多重信号UKOを順次後段のシフトレジスタ
側にシフトするようになされている。したがつて
あるビツトタイム（この実施例の以下の説明で
は、１走査期間を96進カウンタの内容に応じて96
分割した各時間領域をそれぞれビツトタイム、あ
るいはタイムスロツトと呼ぶことにする）にシフ
トレジスタ８７の第１ステージに入力された時分
割多重信号UKOは、12ビツトタイム（すなわち
クロツクパルスφが12発出力される期間）後にこ
のシフトレジスタ８７の第12ステージ目から出力
されて（なお、この出力信号をDUKO１と名付
けておく）次段のシフトレジスタ８８の第１ステ
ージに入力され、更にこのシフトレジスタ８８に
入力された前記信号DUKO１は７ビツトタイム
後にその第７ステージから出力されて（なおこの
信号をDUKO２と名付けておく）次段のシフト
レジスタ８９の第１ステージに入力される。この
ようにして時分割多重信号UKOは第１上鍵盤楽
音発生制御回路１７に入力後前記シフトレジスタ
８７〜９４により所定時間ずつ、すなわち12ビツ
トタイム、７ビツトタイム、５ビツトタイム、７
ビツトタイム、５ビツトタイム、４ビツトタイ
ム、３ビツトタイム、５ビツトタイムずつ遅延さ
れて各シフトレジスタ８７〜９４から信号
DUKO１〜DUKOSとして出力される。ここでシ
フトレジスタ８７の入力端をＡ点シフトレジスタ
８７〜９４の各出力端をＢ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ、Ｈ、Ｉ点と名付けておく。このＡ、Ｂ、Ｃ、
Ｄ、Ｅ点はそれぞれ16フイート（以下、フイート
はダツシユで表記し、16′と略記する）8′、５1′/
３、4′、２2′/3の各フイート重み付け回路１０
０，１０１，１０２，１０３，１０４に直接接続
されている。また前記Ｆ、Ｇ、Ｈ、Ｉ点はそれぞ
れアンドゲート９６，９７，９８，９９を介して
2′、１3′/5、１1′/3、1′の各フイート重み付け回
路１０５，１０６，１０７，１０８に接続されて
いる。アンドゲート９６〜９９には後述する理由
により前記タイミング信号SY０〜１２をインバ
ータ９５により反転した信号０〜１２が制御
信号として入力されている。各重み付け回路１００〜１０８はともに同一構
成から成り、前記信号UKO，DUKO１〜DUKO
８がそれぞれ入力される３個のアンドゲート１０
０_１〜１００_３，１０１_１〜１０１_３，１０２_１
〜１０２_３，１０３_１〜１０３_３，１０４_１〜１
０４_３，１０５_１〜１０５_３，１０６_１〜１０６
_３，１０７_１〜１０７_３，１０８_１〜１０８_３を
有する。そして16重み付け回路１００の場合、ア
ンドゲート１００_１，１００_２，１００_３にはそ
れぞれドローバー１８_１（第１図、第８図）から
出力される３ビツトのデータの各ビツトD₁（最
小位ビツト；LSB）、D₂，D₃（最大位ビツト；
MSB）が入力される。そして各アンドゲート１
００_１〜１００_３から出力される３ビツトの重み
付け信号K₁が16′重み付け回路１００における
16′の重み付け状態を表わし、この信号K₁は加算
器１０９に送られる。他のフイートの重み付け回
路１０１〜１０８内のアンドゲート１０１_１〜１
０１_３，１０２_１〜１０２_３，１０３_１〜１０３
_３，１０４_１〜１０４_３，１０５_１〜１０５_３，
１０６_１〜１０６_３，１０７_１〜１０７_３，１０
８_１〜１０８_３にも同様にしてそれぞれ対応する
ドローバー１８_２〜１８_３から出力される３ビツ
トのデータの各ビツトD₁，D₂，D₃が入力され
る。そして各フイート重み付け回路１０１〜１０
８からはそれぞれ重み付け信号K₂〜K₃（３ビツ
トのデータ）が出力され、加算器１０９に送られ
る。加算器１０９は各ビツトタイムごとに、重み
付け信号K₁〜K₉を加算してその加算値を６ビツ
トのデータＫとして出力し、Lin−log変換器１１
０に送る。したがつてこの変換器１１０は、各ビ
ツトタイムごとに入力データの大きさに応じた対
数表示変換出力データ（10ビツトの信号）UKO
１を出力するようになつている。ここで前記ドローバー１８_１〜１８_９の具体的
構成を第８図および第９図を参照して説明する。
ドローバー１８_１〜１８_９はともに同一構成を有
し、したがつてドローバー１８_１の構成のみを説
明する。ドローバー１８_１は連動する３個の切換
えスイツチ１１５，１１６，１１７から成り、ま
た各切換えスイツチ１１５，１１６，１１７は、
８個の切換え位置（数字０〜７により各切換え位
置の重みを表示する）をそれぞれ有する固定接点
１１５ａ，１１６ａ，１１７ａおよび前記固定接
点１１５ａ，１１６ａ，１１７ａに対応して設け
られている可動接点１１５ｂ，１１６ｂ，１１７
ｂを有する。スイツチ１１５の固定設点１１５ａ
のうち数字０、２、４、６を付した切換え位置は
共通接続されて“０”信号を供給する電源端子
（図示略）に接続される。スイツチ１１６の固定
接点１１６ａのうち、数字０、１、４、５を付し
た切換え位置は共通接続されて“０”信号を供給
する前記電源端子に接続される。更に、スイツチ
１１７の固定接点１１７ａのうち、数字０、１、
２、３を付した切換え位置は共通接続されて
“０”信号を供給する電源端子に接続される。他
方、スイツチ１１５〜１１７の各可動接点１１５
ｂ〜１１７ｂはそれぞれ対応する抵抗R₁₅，R₁₆，
R₁₇を介して“１”信号を供給する電源端子（図
示略）に接続されるとともに、各可動接点１１５
ｂ〜１１７ｂからの信号（“０”信号または
“１”信号）は前記３ビツトのデータの各ビツト
のデータD₁，D₂，D₃として出力するように構成
される。またドローバー１８_１の可動接点１１５
ｂ〜１１７ｂは操作子（図示略）による駆動され
るもので、この操作子は上鍵盤回路１５の鍵盤
（図示略）付近に配列されている。ドローバー１８_１〜１８_９を上述したように構
成したので、たとえばドローバー１８_１の操作子
を操作して可動接点１１５ｂ〜１１７ｂを任意の
位置、例えば第９図の位置に設定した場合、ドロ
ーバー１８_１から出力されるデータD₃，D₂，D₁
はそれぞれ、“０”、“１”、“１”となり、すなわ
ちデータ３（10進数）がドローバー１８_１から取
り出される。このようにしてドローバー１８_１の
可動接点１１５ｂ〜１１７ｂをそれぞれ、数字
０、１、２、３、４、５、６、７、により表示さ
れる各切換位置に設定することにより図面から分
かるように、ドローバー１８_１から出力されるデ
ータD₁〜D₃はそれぞれ、０、１、２、３、４、
５、６、７（ともに10進数）となる。ドローバー１８_１を上述した第９図の位置に設
定して取り出されるデータD₃〜D₁（２進数011）
は、16′重み付け回路１００（第７図）内のアン
ドゲート１００_１，１００_２，１００_３に入力さ
れる。この結果、アンドゲート１００_１，１００
_２に“１”信号が入力されて動作可能状態とさ
れ、またアンドゲート１００_３には“０”信号が
入力されて不動作状態となつている。この状態の
ときに、“１”信号の時分割多重信号UKO（押鍵
パルスを表わす信号）がパラレル／シリアル変換
器１６から出力されると、16′重み付け信号１０
０からは内容３（10進数）を表わす重み付け信号
K₁（011）が出力され、この信号K₁は加算器１０
９に送られる。他のドローバー１８_２〜１８_９に
ついても同様に所望する位置に設定しておけば、
前記信号DUKO１〜DUKO８が“１”信号とな
つたとき、各重み付け回路１０１〜１０８からは
各ドローバー１８_２〜１８_９の設定位置に対応し
た重み付け信号K₂〜K₉が出力され、これら信号
K₂〜K₉が加算器１０９に送られる。このよう
に、演奏者が各ドローバー１８_１〜１８_９の設定
位置をその操作子を操作して適宜選定することに
より、各フイートの重み付けが自由に選定でき
る。以上説明したように、第１上鍵盤楽音発生制御
回路１７およびドローバー１８を構成したので、
上鍵盤回路１５で１つの鍵が押下され、この鍵の
鍵スイツチが走査されて、パラレル／シリアル変
換器２６からその時分割多重信号UKO（“１”信
号）が出力されると、この時分割多重信号UKO
はカプラ制御回路を構成する第１上鍵盤楽音発生
制御回路１７に入力される。そし各シフトレジス
タ８７〜９４により順次遅延されて信号DUKO
１〜DUKO８として出力され、各重み付け回路
１００〜１０８に入力される。この結果、１つの
鍵の時分割多重信号UKOに対し、１走査期間内
にて９種類の重み付け信号K₁〜K₉が各重み付け
回路１００〜１０８から対応するタイムスロツト
において出力されて加算器１０９に入力され、更
にLin−log変換器１１０を介して前記加算器３７
_１に送られることになる。なお、信号DUKO５〜DUKO８を、タイミン
グ信号SY０〜１２をインバータ９５により反転
した信号０〜１２が制御信号として入力され
るアンドゲート９６〜９９を介して各重み付け回
路１０５〜１０８に入力するようにした理由は、
高い音高の鍵C₅〜C₆（13鍵）が押下された場
合、低い音高の鍵C₁〜C₂の楽音が発生すること
を防止するためである。すなわち、前述したよう
に、この実施例の場合、１走査期間は96進カウン
タの内容により規定される96ビツトタイムの期間
である。また前記シフトレジスタ８７〜９４の全
容量は48ステージであり、シフトレジスタ８７の
第１ステージに入力された押下鍵を表わす時分割
多重信号UKO（“１”信号）がシフトレジスタ９
４の第５ステージから出力されるまでに要する時
間は48ビツトタイムである。したがつて、たとえ
ば鍵C₅が押下されると、この押下鍵C₅に対する
時分割多重信号UKOは、前記96進カウンタの内
容が48のときに発生するものであり、このためこ
の信号UKO（“１”信号）がシフトレジスタ９４
の第５ステージから出力されるときには、96進カ
ウンタの内容は次の１走査期間の０になつてい
る。96進カウンタの内容が０のときには、前記時
分割波形発生回路２から同時に出力される正弦振
幅値Ｓは鍵C₁に対応するものであるから、この
時1′重み付け回路１０８から出力される信号K₉を
禁止しないと、上述したように高い音高の押下鍵
C₅に対して低い音高C₁の楽音が放音される不都
合が発生するためである。他の鍵Ｃ#_５〜C₆に
ついても全く同様なことがいえる。したがつてこ
れらの鍵Ｃ#_５〜C₆の押下により発生する信号
DUKO５〜DUKO８が96進カウンタの内容が０
〜12の期間各重み付け回路１０５〜１０８に入力
されることを防止するため信号SY０〜１２によ
り動作制御されるアンドゲート９６〜９９により
形成される禁止回路が設けられている。次に上鍵盤楽音発生回路３内の前記第１上鍵盤
楽音形成回路２３の構成を第１０図を参照して詳
細に説明する。前記時分割波形発生回路２のサイ
ンテーブル１４から出力される正弦振幅値Ｓ（13
ビツトの符号・対数表示データ）のうち符号ビツ
トSB（１ビツト分）のデータは、アキユムレー
タ３９_１内の符号・絶対値表示データ／2′コンプ
リメント表示データ変換器（以下、Ｓ＆Ｍ−2′C
変換器あるいは第１変換器とも呼ぶ）136の制御
入力端子Ｃに入力される。また正弦振幅値Ｓの残
りの12ビツトのデータのうち、下位の２ビツト、
すなわち第１ビツト（LSB）および第２ビツトの
データは、オアゲート１２３またはオアゲート１
２４を介してlog−Lin変換器３８_１に入力され、
また第３ビツト〜第12ビツト（MSB）の各デー
タは加算器３７_１の第１入力端A₁〜A₁₀に入力さ
れる。この加算器３７_１の第２の入力端B₁〜B₁₀
には、第１上鍵盤楽音発生制御回路１７内の前記
Lin−log変換器１１０から出力される信号UKO
１（10ビツトの対数表示データ）が入力される。
加算器３７_１は第１入力線A₁〜A₁₀と第２入力端
B₁〜B₁₀に入力されるデータを加算してその加算
器（10ビツト）のうち下位６ビツトのデータをオ
アゲート１２５〜１３０を介して前記log−Lin変
換器３８_１に送るとともに、上位４ビツトのデー
タをアキユムレータ３９_１内のシフタ１３５の入
力端ａ，ｂ，ｃ，ｄにそれぞれ送るように構成さ
れる。なお、加算器３７_１からキヤリイ信号が発
生した場合、このキヤリイ信号（“１”信号）は
前記オアゲート１２３〜１３０を介してlog−Idn
変換器３８_１に入力されるとともにオアゲート１
３１〜１３４を介してシフタ１３５の各入力端
ａ，ｂ，ｃ，ｄに入力され、この結果オアゲート
１２３〜１３４の入力がすべて“１”信号となり
発生していた楽音が直ちに消滅するようになされ
ている。log−Lin変換器３８は、入力される８ビ
ツトの対数表示データを10ビツトのリニア表示デ
ータ（絶対値表示データ）に変換出力し、シフタ
１３５に送出する。前記オアゲート１３１の出力
が“１”信号のとき、シフタ１３５に入力される
データは１ビツト上位側にシフトされて大きさが
1/2となつたデータがシフタ１３５から出力さ
れ、前記第１変換器１３６に送られる。同様に、
前記オアゲート１３２，１３３，１３４の出力が
それぞれ“１”信号のとき、シフタ１３５に入力
されるデータがそれぞれ２ビツト、３ビツト、４
ビツト上位側にシフトされて大きさが1/4、1/8、
1/16となつたデータがシフタ１３５から出力さ
れ、前記第１変換器１３６に送られる。この第１
変換器１３６は、シフタ１３５から送られてくる
符号・絶対値表示（この表示法については後述す
る）の10ビツトのデータを2′コンプリメント表示
（２の補数表示、この表示法についても後述す
る）した14ビツトのデータに変換する変換器であ
る。このため第１変換器１３６の制御入力端子Ｃ
に入力される符号ビツトSBが“１”信号のとき
には、入力データの全ビツトを反転したのち最下
位ビツト（LSB）に“１”を加算して出力し、他
方前記符号ビツトSBが“０”信号のときには入
力データをそのまま出力し、この変換データを加
算器１３９の第１入力端Ａに送るようになされて
いる。加算器１３９の第２入力端Ｂには、この加
算器１３９の加算値（14ビツトのデータ）がゲー
ト回路１３８を介して入力される。ゲート回路１
３８には、前記タイミング信号SY９５がインバ
ータ１３７を介して入力され、したがつて、タイ
ミング信号SY９５が“１”信号のとき（前記96
進カウンタの内容が95、すなわち１走査期間の最
後のビツトタイムの時）にのみゲート回路１３８
が動作不能状態にされる。この結果、この加算器
１３９は１走査期間内において、前記96進カウン
タの内容が０〜94の間は、第１変換器１３６の出
力データと１ビツトタイム前の加算器１３９の加
算値（この加算値は加算器１３９内の出力側に設
けられている図示しない１ステージのシフトレジ
スタに保持されている）との加算動作を繰返し実
行し、また96進カウンタの内容が95になると最後
の加算動作を実行するものである。加算器１３９
の加算値（2′コンプリメント表示データ）はまた
2′コンプリメントデータ／符号・絶対値表示デー
タ変換器１４０（この変換器１４０は2′コンプリ
メント表示データを符号・絶対値表示データに変
換する変換器である。以下の説明では2′C−Ｓ＆
Ｍ変換器あるいは第２変換器とも呼ぶ）にも送ら
れて１ビツトの符号ビツトSBと12ビツトの絶対
値表示データとして出力される。前記符号ビツト
SBは直接またはインバータ１４１を介して前記
ラツチ回路４０_１に入力され、また絶対値表示デ
ータは直接ラツチ回路４０_１に入力される。ラツ
チ回路４０_１は前記タイミング信号SY９５を制
御信号として入力しており、したがつてラツチ回
路４０_１は、１走査期間の終了時に、この１走査
期間にて加算器１３９が累計加算した最終累計値
を第２変換器１４０により符号・絶対値表示した
データをラツチするものである。またラツチ回路
４０_１はラツチしたデータを出力端子Ａから出力
するとともに、入力した符号ビツトが“０”信号
の場合には、出力端子ＢおよびＣから“１”信号
と“０”信号をそれぞれ出力し、一方前記符号ビ
ツトが“１”信号の場合には、出力端子Ｂおよび
Ｃから“０”信号と“１”信号をそれぞれ出力す
るように構成される。そして出力端子Ａから出力
された前記データはDA変換器４１_１に入力さ
れ、また出力端子Ｂの出力信号はスイツチ１４３
の開閉を制御し、更に出力端子Ｃの出力信号はス
イツチ１４２の開閉を制御する。スイツチ１４
２，１４３は開閉制御信号が“１”のとき閉じ、
“０”のとき開くようになされている。スイツチ
１４２，１４３の入力側はともにDA変換器４１
_１の出力端と接続されており、またスイツチ１４
２の出力側は演算増幅器１４４のマイナス入力端
と接続され、更にスイツチ１４３の出力側は演算
増幅器１４４のプラス入力端と接続されている。
また演算増幅器１４４のプラス入力端は抵抗R₂₆
を介して接地され、またマイナス入力端は抵抗
R₂₇を介してその出力端子と接続されている。演
算増幅器１４４の出力端子は更に前記可変抵抗器
VR₁を介してサウンドシステム６へ接続される。ここで2′コンプリメント表示法および符号絶対
値表示法につき簡単に説明する。符号・絶対値表
示法では、波形信号（この例では前記第２変換器
１４０から出力される12ビツトのデータ）の基準
値に対してプラス側とマイナス側の同一振幅値が
全く同一の値で表わされる。そして振幅のプラス
側は前記符号ビツトSBが“０”信号と規定さ
れ、他方振幅のマイナス側は前記符号ビツトSB
が“１”信号と規定される。これに対して2′コン
プリメント表示法では、振幅のプラス側の値は符
号・絶対値表示法のプラス側と全く同様に表現さ
れ、一方、振幅のマイナス側の値はプラス側の値
の補数により表現され、マイナス側の値は符号・
絶対値表示法のマイナス側の値と異つた値となつ
ている。このため前記第１変換器１３６は、制御
入力端子Ｃに入力される符号ビツトSBが“１”
の場合、振幅のマイナス側のデータD_-の全ビツ
トを反転してそのLSBに＋１する機能を有してい
る。また第２変換器１４０は、入力データ（14ビ
ツト）がプラス側の値をもつデータD₊の場合に
は、前記符号ビツトSBが“０”信号として出力
され且つデータ部分はそのまま通過して12ビツト
のデータとして出力される。他方第２変換器１４
０の入力データがマイナス側の値をもつデータの
場合には、前記符号ビツトが“１”信号として出
力され且つデータ部分は全ビツトを反転してLSB
に＋１する機能を有している。更にラツチ回路４
０_１がラツチしたデータがプラス側のデータの場
合、ラツチ回路４０_１の出力端子Ａから前記デー
タ（12ビツト）が出力され、出力端子ＢおよびＣ
からは“１”信号と“０”信号がそれぞれ出力さ
れ、データは前記DA変換器４１_１に入力され、
また“１”信号はスイツチ１４３を閉じさせ、更
に信号“０”はスイツチ１４２を開かせる。この
とき、DA変換器４１_１からの出力データはスイ
ツチ１４３を介して演算増幅器１４４のプラス入
力端に入力される。ラツチ回路４０_１がラツチし
たデータがマイナス側のデータの場合、ラツチ回
路４０_１の出力端子Ａからは同様に前記データ
（12ビツト）が出力され、出力端子ＢおよびＣか
らは“０”信号および“１”信号がそれぞれ出力
され、データは前記DA変換器４１に入力され、
また“０”信号はスイツチ１４３を開かせ、更に
“１”信号はスイツチ１４２を閉じさせる。この
ときDA変換器４１_１の出力データ（アナログ信
号）はスイツチ１４２を介して演算増幅器１４４
のマイナス入力端に入力される。上述したように第１上鍵盤楽音形成回路２３を
構成したので、１走査期間が開始（前記96進カウ
ンタの内容が０）されると、前記時分割破形発生
回路２のサインテーブル１４から出力される正弦
振幅値Ｓ（13ビツトの符号対数表示データ）のう
ち符号ビツトSBは前記第１変換器１３６の制御
入力端子Ｃに送られてこの第１変換器１６３に符
号ビツトの内容（“１”信号か“０”信号か）に
応じた変換動作を行させる。また正弦振幅値Ｓの
上位10ビツトのデータは、第１上鍵盤楽音形成回
路１７内の前記Lin〜log変換器１１０から出力さ
れる10ビツトの信号UKO１とともに加算器３７
_１の入力端A₁〜A₁₀，B₁〜B₁₀に入力されて加算
される。加算器３７_１の加算値のうち下位６ビツ
トのデータは、前記正弦振幅値Ｓの下位２ビツト
のデータとともにlog−Lin変換器３８_１に送られ
て対数表示データからリニア表示データ（絶対値
表示データ）に変換され、次いでシフタ１３５に
入力される。また加算器３７_１の加算値の上位４
ビツト（第７〜10ビツト）のデータはそれぞれシ
フタ１３５の対応する入力端ａ，ｂ，cdに入力
される。log−Lin変換器３８_１はROM（リード
オンリメモリ）により構成され、オアゲート１２
３〜１３４から出力される12ビツトの対数表示デ
ータのうち下位８ビツトのアドレス信号として入
力するものである。すなわち、前記変換器３８_１
には、12ビツトの対数示データを対数表示データ
のうち相対的に値の大きい方の対数表示データ
（正弦振幅値Ｓの振幅値の大きい部分）
「00000000」〜「11111111」に対する変換値のみ
が記憶されている。そして前記12ビツトの対数表
示データのうち、上位４ビツトのうちの何れかの
４ビツトに“１”信号が出力されるようなデータ
はその値の小さなデータであり（何故ならば、加
算器３７_１の出力データは符号・対数表示による
データであるから）したがつてこのような小値の
データはシフタ１３５の入力端ａ〜ｄの“１”信
号の入力状態に応じて１ビツト〜４ビツトまでシ
フトされる。このように、log−Lin変換器３８_１
とシフタ１３５を構成することにより、変換器３
８_１の記憶容量を小さくできるようになされてい
る。第１変換器１３６の出力は加算器１３９によ
り前記１走査期間の間累計されるとともにその終
了時における最終累計値を第２変換器１４０によ
り符号・絶対値表示データに変換したデータがラ
ツチ回路４０にラツチされる。ラツチ回路４０に
ラツチされたデータのうち振幅値を表わすデータ
はDA変換器４１_１によりデイジタル量のデータ
からアナログ量のデータに変換される。ここで基
準値よりプラス側のデータの場合、スイツチ１４
３が閉じるのでDA変換器４１_１のアナログ出力
は演算増幅器１４４のプラス入力端に送られる。
他方、前記ラツチデータが基準値よりマイナス側
のデータの場合、スイツチ１４２が閉じるので
DA変換器４１_１のアナログ出力は演算増幅器１
４４のマイナス入力端に送られ反転される。この
ようにしてDA変換器４１_１のアナログ出力は演
算増幅器１４４において正、負に応じてそのまま
あるいは反転されて出力される。次いで可変抵抗
器VR₁を介してサウンドシステム６に送られ、他
の鍵盤の楽音発生回路４，５により発生されるデ
ータとミキシングされて放音される。前記第２上鍵盤楽音形成回路１９、下鍵盤楽音
発生制御回路２７、ペダル鍵盤楽音発生制御回路
３２にもそれぞれカプラ制御回路が具備されてい
るが、これらカプラ制御回路内にも前記作用をも
つ禁止回路が設けられている。これら禁止回路の
構成は、前記インバータ９５、アンドゲート９６
〜９９により形成される禁止回路と同様に構成さ
れるが、その具体的構成の説明は省略する。また
上鍵盤楽音発生回路３内の他の具体的構成、下鍵
盤およびペダル鍵盤の楽音発生回路４，５の具体
的構成の説明も、この発明の主旨と直接関係しな
いので省略する。次に上記実施例の電子楽器内の特に前記回路
１，２，６，１５〜１８，２３の具体的動作を、
第１１図に示す動作波形図を参照して説明する。
いま無押鍵状態におけるある１走査期間内にて、
上鍵盤１５の３個の鍵C₁，D₂，Ｇ#_５が同時に
押鍵されたものとする。タイミング信号発生回路１の12進カウンタ８、
８進カウンタ９の動作により、前記96進カウンタ
の内容が０のときから前記１走査期間が開始され
る。このとき、デコーダ１０およびパラレル／シ
リアル変換器１６の前述した動作にしたがつて、
上鍵盤回路１５の鍵スイツチ走査回路４３が動作
し、前記パラレル／シリアル変換器１６から各鍵
の押鍵状態を示す時分割多重信号UKOが第１オ
クターブの鍵C₁から出力される。いま鍵C₁が押
鍵されているから、この鍵C₁が実際に押鍵され
たある１走査期間に続く次の１走査期間の開始時
（96進カウンタの内容；第１１図参照）に押下鍵
C₁に対する“１”信号の時分割多重信号UKOが
出力され、第１上鍵盤楽音発生制御回路１７内の
シフトレジスタ８７（第７図）の入力端（Ａ点）
に入力される。またこのＡ点には引きつづいて、
96進カウンタの内容がそれぞれ14，56のとき、押
下鍵D₂，Ｇ#_５に対する“１”信号の時分割多
重信号UKOが出力される。シフトレジスタ８７
に入力された“１”信号の時分割多重信号UKO
は後段のシフトレジスタ８８〜９４側に順次シフ
トされ、シフトレジスタ８７〜９４の各出力端
（Ｂ点〜Ｉ点）に“１”信号の信号DUKO１〜
DUKO８として出力される。第１１図にはこの
１走査期間内において、前記各点Ａ〜Ｉに出力さ
れる信号UKO、DUKO１〜DUKO８の出力状態
と96進カウンタの内容との関係を示す。なお、タ
イミング信号SY0〜12の反転信号0〜12により
制御されるアンドゲート９６〜９９から成る禁止
回路の作用により、押下鍵Ｇ#_５に対する時分割
多重信号UKOの遅延信号DUKO６〜DUKO８は
阻止されて押下鍵Ｇ#_５に対し、低い音高
（C₁、Ｄ#_１、Ｇ#_１）の楽音が発生されるとい
う不都合が確実に防止されている。なお、この例
では鍵C₁は実際に押鍵されている。前記各点Ａ
〜Ｉに“１”信号のUKO、DUKO１〜DUKO８
の出力時に、対応する重み付け回路１００〜１０
８から同時に、そのときの各ドローバー１８_１〜
１８_９の設定状態に応じた３ビツトのデータK₁
〜K₉が出力され、加算器１０９に入力される。
加算器１０９は各ビツトタイム（タイムスロツ
ト）ごとに、入力されてくるデータK₁〜K₉を加
算し、その加算結果を６ビツトのデータＫとして
Lin−log変換器１１０に送り出す。変換器１１０
はまたそのビツトタイムごとに入力データＫを対
数変換して10ビツトの信号UKO１として出力す
る。この信号UKO１は第１上鍵盤楽音形成回路
２３の加算器３７_１（第１０図）に送られる。上記動作に並行して、前記カウンタ８，９のビ
ツト出力信号N₁〜N₄，B₁〜B₃により時分割波形
発生回路２内の周波数ナンバメモリ１２は、各音
高C₁〜B₈に対応するアドレスが順次指定され
る。この結果、音高C₁〜B₈に対応する周波数ナ
ンバＲが順次出力されてアキユムレータ１３に入
力される。アキユムレータ１３は各音高C₁〜C₈
に対応する周波数ナンバＲをそれぞれ独立して順
次繰返し加算し、その各累算値qRをサインテー
ブル１４に送出するので、サインテーブル１４か
らは対応して対数表データである各音高の正弦振
幅値Ｓが順次時分割的に出力され、前記第１上鍵
盤楽音形成回路２３の加算器３７_１（第１１図）
に送出される。加算器３７_１には、前記信号
UKO１（10ビツト）および前記正弦振幅値Ｓの
上位10ビツトのデータが入力されるから、両入力
データが加算器３７_１にて加算される。前記１走
査期間において、たとえば96進カウンタの内容が
０のとき、信号UKO１の内容は、ドローバー１
８_１の設定値に対応する値となつており、また正
弦振幅値Ｓの内容は、鍵C₁に対応する値となつ
ているから、両信号によるデータが加算器３７_１
により加算される。この加算データはアキユムレ
ータ３９_１に入力されて前述した処理を受け、記
憶される。加算器３７_１にはこの１走査期間内に
おいて、第１１図に示す信号UKO，DUKO１〜
DUKO８にもとづく複数の信号UKO１が順次入
力され、また同時に出力される対応する正弦振幅
値Ｓも順次入力されるから、両入力信号をその都
度加算してその加算データをアキユムレータ３９
_１に送出する。このためアキユムレータ３９_１は
入力される加算データを累計加算して記憶保持す
る。前記１走査期間の終了時に信号SY９５が出
力されると、アキユムレータ３９_１内に保持され
ている最終累計値がラツチ回路４０_１にラツチさ
れるとともにアキユムレータ３９_１内のデータが
クリアされ、またラツチ回路４０_１にラツチされ
たデータはサウンドシステム６に送られる。サウ
ンドシステム６に、下鍵盤楽音発生回路４または
ペダル鍵盤楽音発生回路５から同時にデータが送
られてきていれば、前記回路３からのデータは他
の回路４，５からのデータとミキシングされて楽
音として発音される。上述した動作は前記鍵C₁，D₂，Ｇ#_５の押鍵
中は各１走査期間ごとに同様に繰返され、楽音の
発音が続けられる。また何れかの鍵が離鍵される
とその鍵による信号UKO，DUKO１〜DUKO８
が出力されなくなり、したがつてこれらの信号に
もとづく楽音が消えてゆく。なお、前記実施例では、１走査期間を96ビツト
タイムとし、またカプラ制御回路を構成する遅延
回路の全遅延時間を48ビツトタイムとしたが、こ
れらの値は任意のものとすることができ、またそ
の際、前記禁止回路の構成を対応して設計変更す
ることができる。また前記説明では、この発明を
複数鍵盤の電子楽器に適用したが、１個の鍵盤を
有する電子楽器にもこの発明を適用可能である。この発明は以上説明したように、この出願人が
先に提案したカプラ制御回路を有する電子楽器に
禁止回路を付加しただけの簡単な構成により、鍵
スイツチ走査の１走査期間を短かくして鍵状態
（押鍵状態および離鍵状態）の検出を遅れないよ
うにし、したがつて演奏者の演奏状態に確実に追
随できるようにしたから演奏上極めて好都合であ
る。しかも前記時分割多重信号をカプラ制御回路
により遅延した信号により所望しない楽音が放音
されることが確実に防止できるから、所望するカ
プラ効果を確実に得られる電子楽器を提供できる
利点がある。

【図面の簡単な説明】

図面はこの発明の電子楽器の一実施例を示し、
第１図は同例の電子楽器の全体構成を示すブロツ
ク線図、第２図および第３図は同例の電子楽器の
基本動作を制御する各種の信号の波形図、第４図
は同例の電子楽器の上鍵盤または下鍵盤の鍵スイ
ツチ回路の構成図、第５図は同例のペダル鍵盤の
鍵スイツチ回路の構成図、第６図は同例のパラレ
ル／シリアル変換器の回路構成図、第７図は同例
の上鍵盤楽音発生回路内の第１上鍵盤楽音発生制
御回路の構成図、第８図および第９図は同例のド
ローバーの具体的構成図、第１０図は同例の各鍵
盤の楽音発生回路内に設けられる乗算回路等の具
体的な構成図、第１１図は第１上鍵盤楽音発生制
御回路の動作波形図である。１……タイミング信号発生回路、２……時分割
波形発生回路、３……上鍵盤楽音発生回路、４…
…下鍵盤楽音発生回路、５……ペダル鍵盤楽音発
生回路、６……サウンドシステム、７……デコー
ダ、８……発振器、９，１０……カウンタ、１１
……デコーダ、１２……周波数ナンバメモリ、１
３……アキユムレータ、１４……サインテーブ
ル、１５……上鍵盤、１６……パラレル／シリア
ル変換器、１７……第１上鍵盤楽音発生制御回
路、１８，１８_１〜１８……ドローバー（操作
子）、１９……第２上鍵盤楽音発生制御回路、２
０，２０_１〜２０……ドローバー（操作子）、３
７_１〜３７_２……加算器（乗算器）、３９_１，３
９_２……アキユムレータ、４０_１，４０_２……ラ
ツチ回路、４１_１，４１_２……DA変換器、２５
……下鍵盤、２６……パラレル／シリアル変換
器、２７……下鍵盤楽音発生制御回路、２８，２
８_１〜２８_２……ドローバー（操作子）、３０…
…ペダル鍵盤、３１……パラレル／シリアル変換
器、３２……ペダル鍵盤楽音発生制御回路、３
３，３３_１〜３３_７……ドローバー（操作子）、
３７_３，３７_４……加算器（乗算器）、３９_３，
３９_４……アキユムレータ、４０_３，４０_４……
ラツチ回路、４１_３，４１_４……DA変換器、４
３，４４，４５……鍵スイツチ回路、８７〜９４
……遅延回路、９５〜９９……禁止回路、１００
〜１０８……重み付け回路、１０９……加算器。

Claims

【特許請求の範囲】

１複数の鍵のそれぞれに対応して設けられた複
数の鍵スイツチと、これら鍵スイツチを所定速度
で順次走査し各鍵の押鍵状態を示す時分割多重信
号を１走査期間内の各鍵に対応するタイムスロツ
トごとに発生する鍵スイツチ走査回路と、上記鍵
スイツチ走査に同期して各鍵の音高に対応する波
形信号を時分割的に発生する時分割波形発生回路
と、上記時分割多重信号を入力してこの信号を所
定時間遅延して出力しうるようにしたカプラ制御
回路と、上記時分割波形発生回路から発生される
波形信号の出力信号と上記時分割多重信号および
カプラ制御回路の出力信号とを乗算する乗算回路
とを具備し、この乗算回路の出力信号から楽音信
号を得るようにした電子楽器において、前記カプ
ラ制御回路によつて遅延された信号が、次の走査
期間において発生する場合に、該遅延された信号
を無効とする禁止回路を設けてなる電子楽器。