JPS6119064B2 - - Google Patents
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- Publication number
- JPS6119064B2 JPS6119064B2 JP55070807A JP7080780A JPS6119064B2 JP S6119064 B2 JPS6119064 B2 JP S6119064B2 JP 55070807 A JP55070807 A JP 55070807A JP 7080780 A JP7080780 A JP 7080780A JP S6119064 B2 JPS6119064 B2 JP S6119064B2
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- sub
- program
- memory device
- processing unit
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は副中央処理装置を使用してプログラム
を並列処理し、実行時間を短縮させた情報処理装
置のプログラム並列処理方式に関する。
を並列処理し、実行時間を短縮させた情報処理装
置のプログラム並列処理方式に関する。
一般に中央処理装置とメモリ装置とで構成され
る情報処理装置は、処理実行用のプログラムをメ
モリ装置に予め蓄積しておき、それを読出し解析
して所定のデータ処理を実行している。このとき
中央処理装置は単一であつて、蓄積されているプ
ログラムはその当初から順次に処理を進めなけれ
ばならない。したがつてデータを一緒に処理する
ことでなく単にプログラムについてそれを並列的
に処理を進めて貰い処理終了後に再び単一装置で
処理した方が時間的に早くできる見込みがあつて
も具体的に処理できる装置が存在しなかつた。
る情報処理装置は、処理実行用のプログラムをメ
モリ装置に予め蓄積しておき、それを読出し解析
して所定のデータ処理を実行している。このとき
中央処理装置は単一であつて、蓄積されているプ
ログラムはその当初から順次に処理を進めなけれ
ばならない。したがつてデータを一緒に処理する
ことでなく単にプログラムについてそれを並列的
に処理を進めて貰い処理終了後に再び単一装置で
処理した方が時間的に早くできる見込みがあつて
も具体的に処理できる装置が存在しなかつた。
本発明の目的は前述の欠点を改善し、副中央処
理装置を設けることによりプログラムを並列処理
させ、実行時間を短縮する情報処理装置のプログ
ラム並列処理方式を提供することにある。
理装置を設けることによりプログラムを並列処理
させ、実行時間を短縮する情報処理装置のプログ
ラム並列処理方式を提供することにある。
以下図面に示す本発明の実施例について説明す
る。第１図は本発明の第１実施例のブロツク構成
図であつて、主中央処理装置MCCと主メモリ装
置MMとで構成される情報処理装置が従来の一般
装置を示し、１点鎖線で囲む部分が本発明により
追加した装置である。SCC１，SCC２，…SCCn
がｎ個の副中央処理装置、SCTは副中央処理装
置制御部、ADAはアドレス演算部、CTは制御
部、MCNはメモリ競合回路を示している。情報
処理を開始する前にプログラムについて解析を行
ない、分割でき且つそれを独立して処理できるも
のを見出し、並列処理単位に分割しておく。次に
そのプログラムのローデイングアドレス、プログ
ラム識別名、並列処理可能識別フラグを設定し、
それらについて主メモリ装置MM内にローデイン
グを行なう。この動作は主として制御部CTが行
ない、制御部CTになお共通データの配置位置を
アドレス演算部ADAに渡しておく。主中央処理
装置MCCは主メモリ装置MMにおけるプログラ
ムによつて動作を開始した後、並列処理可能プロ
グラムを実行することとなつたとき、主中央処理
装置MCCは制御部CTに対し並列処理プログラム
を実行する旨通知する。制御部CTは副中央処理
装置SCCに起動をかけるため並列処理プログラ
ム識別名をアドレス演算部ADAに渡す。アドレ
ス演算部ADAはプログラム識別名と主メモリ装
置MM中のローデイングアドレスの対応づけを行
ない、副中央処理装置制御部SCTにアドレスを
報告する。副中央処理装置制御部SCTは副中央
処理装置SCCの空状態となつているものをハー
ドウエアにより探し出し、それに対し前記ローデ
イングアドレスを渡して起動する、即ち主メモリ
装置MMのアドレスを知りプログラムを読出し、
次の動作に入る。メモリ競合回路MCNは主中央
処理装置MCCと副中央処理装置SCCが複数動作
して、同時に主メモリ装置MMにアクセスするこ
とがあつたとき予め定めている優先順位に従つて
処理を行なう。このように副中央処理装置SCC
が動作しているとき、主中央処理装置MCCの予
定処理が終了すると副中央処理装置の処理待ちと
なるから、待時間をできるだけ少なくするため当
該副中央処理装置の処理を他の副中央処理装置の
処理より優先させる。通常は複数の副中央処理装
置SCCの処理が同時に或いは順次に終了し、終
了したことを主中央処理装置MCCに報告するか
ら、主中央処理装置は同期を保つて次の処理に入
り必要なときに再び副中央処理装置が動作する。
る。第１図は本発明の第１実施例のブロツク構成
図であつて、主中央処理装置MCCと主メモリ装
置MMとで構成される情報処理装置が従来の一般
装置を示し、１点鎖線で囲む部分が本発明により
追加した装置である。SCC１，SCC２，…SCCn
がｎ個の副中央処理装置、SCTは副中央処理装
置制御部、ADAはアドレス演算部、CTは制御
部、MCNはメモリ競合回路を示している。情報
処理を開始する前にプログラムについて解析を行
ない、分割でき且つそれを独立して処理できるも
のを見出し、並列処理単位に分割しておく。次に
そのプログラムのローデイングアドレス、プログ
ラム識別名、並列処理可能識別フラグを設定し、
それらについて主メモリ装置MM内にローデイン
グを行なう。この動作は主として制御部CTが行
ない、制御部CTになお共通データの配置位置を
アドレス演算部ADAに渡しておく。主中央処理
装置MCCは主メモリ装置MMにおけるプログラ
ムによつて動作を開始した後、並列処理可能プロ
グラムを実行することとなつたとき、主中央処理
装置MCCは制御部CTに対し並列処理プログラム
を実行する旨通知する。制御部CTは副中央処理
装置SCCに起動をかけるため並列処理プログラ
ム識別名をアドレス演算部ADAに渡す。アドレ
ス演算部ADAはプログラム識別名と主メモリ装
置MM中のローデイングアドレスの対応づけを行
ない、副中央処理装置制御部SCTにアドレスを
報告する。副中央処理装置制御部SCTは副中央
処理装置SCCの空状態となつているものをハー
ドウエアにより探し出し、それに対し前記ローデ
イングアドレスを渡して起動する、即ち主メモリ
装置MMのアドレスを知りプログラムを読出し、
次の動作に入る。メモリ競合回路MCNは主中央
処理装置MCCと副中央処理装置SCCが複数動作
して、同時に主メモリ装置MMにアクセスするこ
とがあつたとき予め定めている優先順位に従つて
処理を行なう。このように副中央処理装置SCC
が動作しているとき、主中央処理装置MCCの予
定処理が終了すると副中央処理装置の処理待ちと
なるから、待時間をできるだけ少なくするため当
該副中央処理装置の処理を他の副中央処理装置の
処理より優先させる。通常は複数の副中央処理装
置SCCの処理が同時に或いは順次に終了し、終
了したことを主中央処理装置MCCに報告するか
ら、主中央処理装置は同期を保つて次の処理に入
り必要なときに再び副中央処理装置が動作する。
主メモリ装置MMにはランプのような表示装置
を設けておき、副中央処理装置SCCの並列処理
要求がなされ、当該プログラムが読出されたと
き、表示装置を点灯させれば取扱者にとつて便利
である。
を設けておき、副中央処理装置SCCの並列処理
要求がなされ、当該プログラムが読出されたと
き、表示装置を点灯させれば取扱者にとつて便利
である。
次に第２図は第１図中の主メモリ装置MM以外
に、副中央処理装置SCCに対して更に別個の副
メモリ装置SMをも設けた本発明の第２実施例を
示し、副メモリ競合回路SMCNを設け所要の接続
をしておく。副メモリ装置SMには並列処理単位
に分割したプログラムについて格納しておく。こ
のとき副中央処理装置の動作時に主メモリ装置
MMをその都度アクセスせずに副メモリ装置SM
へのアクセスで済む。また処理データを蓄積して
おき後に再処理するような場合有利である。なお
中央処理装置MCCと副中央処理装置SCCと副中
央処理装置SCCとの共用データは主メモリ装置
内に蓄積しておくから、必要の都度副中央処理装
置は主メモリ競合回路MCNを介して参照する。
に、副中央処理装置SCCに対して更に別個の副
メモリ装置SMをも設けた本発明の第２実施例を
示し、副メモリ競合回路SMCNを設け所要の接続
をしておく。副メモリ装置SMには並列処理単位
に分割したプログラムについて格納しておく。こ
のとき副中央処理装置の動作時に主メモリ装置
MMをその都度アクセスせずに副メモリ装置SM
へのアクセスで済む。また処理データを蓄積して
おき後に再処理するような場合有利である。なお
中央処理装置MCCと副中央処理装置SCCと副中
央処理装置SCCとの共用データは主メモリ装置
内に蓄積しておくから、必要の都度副中央処理装
置は主メモリ競合回路MCNを介して参照する。
このようにして本発明によると予め並列処理に
よつて動作可能なプログラムはメモリ装置に格納
されているため、副中央処理装置の動作が主中央
処理装置と或いは他の副中央処理装置と並列的に
行なわれて、プログラム実行時間が短縮され、情
報処理が効率良く行なわれる。
よつて動作可能なプログラムはメモリ装置に格納
されているため、副中央処理装置の動作が主中央
処理装置と或いは他の副中央処理装置と並列的に
行なわれて、プログラム実行時間が短縮され、情
報処理が効率良く行なわれる。
第１図・第２図は本発明の第１・第２実施例の
ブロツク構成図を示す。 MCC……主中央処理装置、MM……主メモリ
装置、SCC１，SCC２，…SCCn……副中央処理
装置、CT……制御部、MCN……主メモリ競合回
路、ADA……アドレス演算部、SCT……副中央
処理装置制御部、SM……副メモリ装置、SMCN
……副メモリ競合回路。
ブロツク構成図を示す。 MCC……主中央処理装置、MM……主メモリ
装置、SCC１，SCC２，…SCCn……副中央処理
装置、CT……制御部、MCN……主メモリ競合回
路、ADA……アドレス演算部、SCT……副中央
処理装置制御部、SM……副メモリ装置、SMCN
……副メモリ競合回路。
Claims (1)
- 【特許請求の範囲】 １ メモリ装置に予め格納されたプログラムを主
中央処理装置が順次実行して行く情報処理装置の
プログラム処理方式において、 前記プログラムのうち、並列処理単位に分割で
きるものを予め分割して格納させたメモリ装置
と、前記主中央処理装置間には、制御部と、複数
の副中央処理装置と、メモリ競合回路とを設け、 主中央処理装置が並列処理情報を発したとき、
制御部とメモリ競合部の制御により、副中央処理
装置のうち空状態となつているものが分割された
プログラムを実行すること を特徴とする情報処理装置のプログラム並列処理
方式。 ２ 並列処理要求情報によりメモリ装置から所定
のプログラムが読出されたとき並列処理中である
ことを表示することをメモリ装置に設けたことを
特徴とする特許請求の範囲第１項記載のプログラ
ム並列処理方式。 ３ 副中央処理装置が使用する副メモリ装置を設
けたことを特徴とする特許請求の範囲第１項記載
のプログラム並列処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7080780A JPS56168272A (en) | 1980-05-29 | 1980-05-29 | Parallel processing system for program of information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7080780A JPS56168272A (en) | 1980-05-29 | 1980-05-29 | Parallel processing system for program of information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56168272A JPS56168272A (en) | 1981-12-24 |
| JPS6119064B2 true JPS6119064B2 (ja) | 1986-05-15 |
Family
ID=13442194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7080780A Granted JPS56168272A (en) | 1980-05-29 | 1980-05-29 | Parallel processing system for program of information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56168272A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484272A (en) * | 1982-07-14 | 1984-11-20 | Burroughs Corporation | Digital computer for executing multiple instruction sets in a simultaneous-interleaved fashion |
| JPS61245239A (ja) * | 1985-04-23 | 1986-10-31 | Toshiba Corp | 論理回路方式 |
-
1980
- 1980-05-29 JP JP7080780A patent/JPS56168272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56168272A (en) | 1981-12-24 |
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