JPS6124728B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプログラム制御回路に関す
る。

従来のマイクロプログラム格納手段のアドレス
指定は以下に述べる２つの方法により行なわれて
いる。第１の方法においては各マイクロ命令内に
次に実行すべきマイクロ命令のマイクロプログラ
ム格納手段内での格納アドレスを示す命令アドレ
スフイールドを有するようにしてある。このた
め、アドレスのヒツト数分だけマイクロプログラ
ム格納手段の容量が大きくなり、金物量が増加す
るという欠点がある。次に、第２の方法において
は、現マイクロ命令のマイクロプログラム格納手
段内での格納アドレスに“１”を加算してその加
算結果を次に実行すべきマイクロ命令の格納アド
レスとしている。従つて、この方法では、種々の
ソフト命令それぞれに要するマイクロ命令ステツ
プ数が異なるため、マイクロプログラム格納手段
内の記憶領域を有効に使用するのが困難であり、
マイクロ命令格納領域の増大よる金物量の増加を
招くという欠点がある。

本発明の目的はマイクロプログラム格納手段内
の記憶領域の有効利用が簡単にできかつ金物量を
少なくするようにしたマイクロプログラム制御回
路を提供することにある。

本発明の回路は、情報処理回路の動作を制御す
る複数のマイクロ命令からなるマイクロプログラ
ムを貯蔵する第１の貯蔵回路と、複数の命令コー
ドを格納する命令コード格納手段と、この命令コ
ード格納手段から与えられる命令コードにより指
定されるアドレスに前記第１の貯蔵回路から読み
出されるマイクロ命令の次に読み出すべきマイク
ロ命令を前記第１の貯蔵回路から読み出すようア
ドレスを格納する第２の貯蔵回路と、前記第１の
貯蔵回路からのマイクロ命令読出し用アドレスに
予め定められた値を加算または減算する計数回路
と、前記命令コード格納手段からの命令コードを
選択し前記第１の貯蔵回路からのマイクロ命令読
出し用アドレスとして与えた後前記第２の貯蔵回
路および前記計数回路のどちらか一方を選択し前
記第１の貯蔵回路からのマイクロ命令読出し用ア
ドレスとして与える選択回路とから構成されてい
る。

本発明の特徴は、各ソフト命令に対応したマイ
クロ命令シーケンスを原則として第１貯蔵回路内
に予め定められた規則に従つて配列しかつ第２の
ステツプ目のマイクロ命令の格納アドレスのみ第
２貯蔵回路から得るようにしたことにある。

次に本発明の一実施例について図面を参照して
詳細に説明する。

図を参照すると、本発明の回路は、10ビツトの
第１アドレス６００を入力とする第１アドレスデ
コーダ１１および1024語の第１メモリ１２から構
成され、前記第１アドレス６００に対応したマイ
クロ命令１２０を出力データとする第１貯蔵回路
１０、ソフト命令内の８ビツトの命令コード２０
０を入力とする命令コードレジスタ２０、この命
令コードレジスタ２０の出力である８ビツトの命
令コード２０１を入力とする第２アドレスデコー
ダ３１および256語×10ビツトの第２メモリ３２
から構成され、前記命令コード２０１、すなわ
ち、アドレスに対応した10ビツトの第２アドレス
３２０を出力データとする第２貯蔵回路３０、前
記第１アドレス６００に“１”を加算するアドレ
ス加算回路４０、このアドレス加算回路４０の10
ビツトの出力データ４００を入力とし10ビツトの
第３アドレス５００を出力とする次命令アドレス
レジスタ５０および前記８ビツトの命令コード２
０１、10ビツトの第２アドレス３２０および10ビ
ツトの第３アドレス５００の３種のデータを選択
して10ビツトの前記第１アドレス６００を出力す
るアドレス選択回路６０から構成されている。但
し、該アドレス選択回路６０において命令コード
２０１を選択するときには、第１アドレス６００
の上位２ビツトを“00”とし、下位８ビツトを命
令コードとする。次に３ステツプ以上のマイクロ
命令シーケンスから成るソフト命令の処理につい
て説明する。

(1) 第１ステツプ……アドレス選択回路６０にお
いて第１アドレス６００として命令コード２０
１を選択し、第１貯蔵回路１０からマイクロ命
令１２０として第１ステツプ目のマイクロ命令
を読み出し、このマイクロ命令を実行する。

(2) 第２ステツプ……アドレス選択回路６０にお
いて第１アドレス６００として第２貯蔵回路３
０の出力である第２アドレス３２０を選択し、
第１貯蔵回路１０からマイクロ命令１２０とし
て第２ステツプ目のマイクロ命令を読み出し、
このマイクロ命令を実行する。

(3) 第３ステツプ以降……アドレス選択回路６０
において第１アドレス６００として前ステツプ
での第１アドレスに“１”を加算した結果であ
る第３アドレス５００を選択し、第１貯蔵回路
１０よりマイクロ命令１２０として第３ステツ
プ目以降のマイクロ命令を読み出し、これらの
マイクロ命令を順次実行する。

以上のような構成を採用することにより従来は
第１貯蔵回路１０内にさらに次命令アドレスフイ
ールドとして1024語×10ビツトを必要としたが、
本実施例では第２貯蔵回路３０が256語×10ビツ
ト、すなわち、従来の４分の１の金物量の使用で
よくなる。

本発明には、第２貯蔵回路により、例えば、第
２ステツプ目のマイクロ命令のアドレスを指定す
ることにより小形のマイクロプログラム制御回路
を実現できるという効果がある。

【図面の簡単な説明】

図は本発明の１実施例を示す回路図である。 １０……第１貯蔵回路、１１……第１アドレス
デコーダ、１２…第１メモリ、２０……命令コー
ドレジスタ、３０……第２貯蔵回路、３１……第
２アドレスデコーダ、３２……第２メモリ、４０
……アドレス加算回路、５０……次命令アドレス
レジスタ、６０……アドレス選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 情報処理回路の動作を制御する複数のマイク
   ロ命令からなるマイクロプログラムを貯蔵する第
   １の貯蔵回路と、 ソフト命令に対応するマイクロ命令シーケンス
   の第１ステツプ目のマイクロ命令を前記第１の貯
   蔵回路から読み出すために該ソフト命令に含まれ
   る命令コードを格納する命令コード格納手段と、 前記マイクロ命令シーケンスの第２ステツプ目
   のマイクロ命令を前記第１の貯蔵回路から読み出
   すためのアドレスを格納する第２の貯蔵回路と、 前記第１の貯蔵回路からのマイクロ命令読出し
   用アドレスに予め定められた値を加算または減算
   する計数回路と、 前記命令コード格納手段からの命令コードを選
   択し、前記第１の貯蔵回路からのマイクロ命令読
   出し用アドレスとして与えた後、前記第２の貯蔵
   回路および前記計数回路のどちらか一方を選択し
   前記第１の貯蔵回路からのマイクロ命令読出し用
   アドレスとして与える選択回路とから構成された
   ことを特徴とするマイクロプログラム制御回路。