JPS6148734B2 - - Google Patents
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- Publication number
- JPS6148734B2 JPS6148734B2 JP9283578A JP9283578A JPS6148734B2 JP S6148734 B2 JPS6148734 B2 JP S6148734B2 JP 9283578 A JP9283578 A JP 9283578A JP 9283578 A JP9283578 A JP 9283578A JP S6148734 B2 JPS6148734 B2 JP S6148734B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- instruction code
- microinstruction
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000010365 information processing Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御回路に関す
る。
る。
従来のマイクロプログラム格納手段のアドレス
指定は以下に述べる２つの方法により行なわれて
いる。第１の方法においては、各マイクロ命令内
に次に読み出し実行すべきマイクロ命令のマイク
ロプログラム格納手段内での格納アドレスを示す
次命令アドレスフイールドを有するものである。
指定は以下に述べる２つの方法により行なわれて
いる。第１の方法においては、各マイクロ命令内
に次に読み出し実行すべきマイクロ命令のマイク
ロプログラム格納手段内での格納アドレスを示す
次命令アドレスフイールドを有するものである。
このため、アドレスのビツト数分だけマイクロ
プログラム格納手段の容量が大きくなり、金物量
が増加するという欠点がある。次に、第２の方法
においては、現マイクロ命令のマイクロプログラ
ム格納手段内での格納アドレスに“１”を加算し
てその加算結果を次に読み出し実行すべきマイク
ロ命令の格納アドレスとしている。従つて、この
方法では、種々のソフト命令それぞれに要するマ
イクロ命令ステツプ数が異なるため、マイクロプ
ログラム格納手段内の記憶領域を有効に使用する
のが困難であり、さらに、マイクロ命令シーケン
スに分岐が生じる場合の分岐先アドレスをマイク
ロ命令で指定するときには、通常は他の目的の制
御に用いられるマイクロ命令内のフイールドをこ
のときにのみアドレス指定フイールドとして使用
することになるためにこの分岐制御と記憶処理制
御とを同一ステツプでは行なうことができない。
従つて、マイクロ命令ステツプ数の増大による金
物量の増加および性能の低下を招くという欠点が
ある。
プログラム格納手段の容量が大きくなり、金物量
が増加するという欠点がある。次に、第２の方法
においては、現マイクロ命令のマイクロプログラ
ム格納手段内での格納アドレスに“１”を加算し
てその加算結果を次に読み出し実行すべきマイク
ロ命令の格納アドレスとしている。従つて、この
方法では、種々のソフト命令それぞれに要するマ
イクロ命令ステツプ数が異なるため、マイクロプ
ログラム格納手段内の記憶領域を有効に使用する
のが困難であり、さらに、マイクロ命令シーケン
スに分岐が生じる場合の分岐先アドレスをマイク
ロ命令で指定するときには、通常は他の目的の制
御に用いられるマイクロ命令内のフイールドをこ
のときにのみアドレス指定フイールドとして使用
することになるためにこの分岐制御と記憶処理制
御とを同一ステツプでは行なうことができない。
従つて、マイクロ命令ステツプ数の増大による金
物量の増加および性能の低下を招くという欠点が
ある。
本発明の目的は、マイクロプログラム格納手段
内の記憶領域の有効利用が簡単にできかつ金物量
を少なくするようにしたマイクロプログラム制御
回路を提供することにある。
内の記憶領域の有効利用が簡単にできかつ金物量
を少なくするようにしたマイクロプログラム制御
回路を提供することにある。
本発明の回路は、情報処理回路の動作を制御す
る分岐マイクロ命令からなるマイクロプログラム
を貯蔵する第１の貯蔵回路と、 命令コードを格納する命令コード格納手段と、 この命令コード格納手段から与えられる命令コ
ードに予め定められた値を加算する第１の回路
と、 前記第１の貯蔵回路から読み出されたマイクロ
命令が分岐マイクロ命令であるときは前記第１の
回路の出力を命令コードとして選択し前記第１の
貯蔵回路から読み出されたマイクロ命令が分岐マ
イクロ命令でないときは前記命令コード格納手段
からの命令コードを選択するコード選択回路と、 このコード選択回路で選択された命令コードに
より指定されたアドレスに前記第１の貯蔵回路の
マイクロ命令読出し用アドレスを貯蔵する第２の
貯蔵回路と、 前記第１の貯蔵回路のマイクロ命令読み出し用
アドレスに予め定められた値を加算または減算す
る第２の回路と、 外部から新たな命令コードが前記命令コード格
納手段に格納されたとき該命令コードを選択し前
記第１の貯蔵回路のマイクロ命令読出し用アドレ
スとして与えた後前記第２の貯蔵貯蔵回路および
前記第２の回路のどちらか一方を選択し前記第１
の貯蔵回路のマイクロ命令読出し用アドレスとし
て与える選択回路とから構成されている。
る分岐マイクロ命令からなるマイクロプログラム
を貯蔵する第１の貯蔵回路と、 命令コードを格納する命令コード格納手段と、 この命令コード格納手段から与えられる命令コ
ードに予め定められた値を加算する第１の回路
と、 前記第１の貯蔵回路から読み出されたマイクロ
命令が分岐マイクロ命令であるときは前記第１の
回路の出力を命令コードとして選択し前記第１の
貯蔵回路から読み出されたマイクロ命令が分岐マ
イクロ命令でないときは前記命令コード格納手段
からの命令コードを選択するコード選択回路と、 このコード選択回路で選択された命令コードに
より指定されたアドレスに前記第１の貯蔵回路の
マイクロ命令読出し用アドレスを貯蔵する第２の
貯蔵回路と、 前記第１の貯蔵回路のマイクロ命令読み出し用
アドレスに予め定められた値を加算または減算す
る第２の回路と、 外部から新たな命令コードが前記命令コード格
納手段に格納されたとき該命令コードを選択し前
記第１の貯蔵回路のマイクロ命令読出し用アドレ
スとして与えた後前記第２の貯蔵貯蔵回路および
前記第２の回路のどちらか一方を選択し前記第１
の貯蔵回路のマイクロ命令読出し用アドレスとし
て与える選択回路とから構成されている。
本発明の特徴は、各ソフト命令に対応したマイ
クロ命令シーケースを原則として第１貯蔵回路内
に予め定められた規則に従つて配列しかつ第２ス
テツプ目のマイクロ命令の格納アドレスや分岐の
場合の分岐先アドレスなどが必要となるときにの
みこれらのアドレスを第２貯蔵回路から得るよう
にしたことにある。
クロ命令シーケースを原則として第１貯蔵回路内
に予め定められた規則に従つて配列しかつ第２ス
テツプ目のマイクロ命令の格納アドレスや分岐の
場合の分岐先アドレスなどが必要となるときにの
みこれらのアドレスを第２貯蔵回路から得るよう
にしたことにある。
次に本発明の一実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第１図を参照すると、本発明の回路は、10ビツ
トの第１アドレス600を与えられる第１アドレス
デコーダ１１および1024語の第１メモリ１２から
構成され、前記第１アドレス600に対応したマイ
クロ命令120を出力する第１貯蔵回路１０、ソフ
ト命令内の８ビツトの命令コード200を格納する
命令コードレジスタ２０、９ビツトの第４アドレ
ス800が与えられる第２アドレスデコーダ３１お
よび512語×10ビツトの第２メモリ３２から構成
され、前記第４アドレスに対応した10ビツトの第
２アドレス320を出力する第２貯蔵回路３０、前
記第１アドレス600に“１”を加算するアドレス
加算回路４０、このアドレス加算回路４０の10ビ
ツトの出力データ400が与えられ10ビツトの第３
アドレス500が出力される次に読み出し実行すべ
き命令アドレスレジスタ５０、前記命令コードレ
ジスタ２０の出力である８ビツトの命令コード
201を下位８ビツトとし上位２ビツトを“00”と
した10ビツトのデータ、10ビツトの第２アドレス
320および10ビツトの第３アドレス500の３種のデ
ータを選択して10ビツトの前記第１アドレス600
を出力するアドレス選択回路６０、前記命令コー
ド201に“28”を加算するコード加算回路７０お
よびこのコード加算回路７０での９ビツトの加算
結果700および、上記８ビツトの命令コード201を
下位８ビツトとし上位１ビツトを“０”とした９
ビツトのデータの２種のデータを選択して９ビツ
トの前記第４アドレス800を出力するコード選択
回路８０から構成されている。
トの第１アドレス600を与えられる第１アドレス
デコーダ１１および1024語の第１メモリ１２から
構成され、前記第１アドレス600に対応したマイ
クロ命令120を出力する第１貯蔵回路１０、ソフ
ト命令内の８ビツトの命令コード200を格納する
命令コードレジスタ２０、９ビツトの第４アドレ
ス800が与えられる第２アドレスデコーダ３１お
よび512語×10ビツトの第２メモリ３２から構成
され、前記第４アドレスに対応した10ビツトの第
２アドレス320を出力する第２貯蔵回路３０、前
記第１アドレス600に“１”を加算するアドレス
加算回路４０、このアドレス加算回路４０の10ビ
ツトの出力データ400が与えられ10ビツトの第３
アドレス500が出力される次に読み出し実行すべ
き命令アドレスレジスタ５０、前記命令コードレ
ジスタ２０の出力である８ビツトの命令コード
201を下位８ビツトとし上位２ビツトを“00”と
した10ビツトのデータ、10ビツトの第２アドレス
320および10ビツトの第３アドレス500の３種のデ
ータを選択して10ビツトの前記第１アドレス600
を出力するアドレス選択回路６０、前記命令コー
ド201に“28”を加算するコード加算回路７０お
よびこのコード加算回路７０での９ビツトの加算
結果700および、上記８ビツトの命令コード201を
下位８ビツトとし上位１ビツトを“０”とした９
ビツトのデータの２種のデータを選択して９ビツ
トの前記第４アドレス800を出力するコード選択
回路８０から構成されている。
但し、前記命令コード201に“28”を加算する
のは８ビツトの命令コード201の上位側に１ビツ
トの“１”を付加するのみでよい。
のは８ビツトの命令コード201の上位側に１ビツ
トの“１”を付加するのみでよい。
次に分岐命令を含む３ステツプ以上のマイクロ
命令シーケンスから構成されるソフト命令の処理
を例示して本発明の動作について説明する。
命令シーケンスから構成されるソフト命令の処理
を例示して本発明の動作について説明する。
(1) 第１ステツプ……アドレス選択回路６０にお
いて第１アドレス600として命令コード201を選
択し、このアドレス600の指定により第１貯蔵
回路１０からマイクロ命令120として第１ステ
ツプ目のマイクロ命令が読み出され実行され
る。
いて第１アドレス600として命令コード201を選
択し、このアドレス600の指定により第１貯蔵
回路１０からマイクロ命令120として第１ステ
ツプ目のマイクロ命令が読み出され実行され
る。
(2) 第２ステツプ……コード選択回路８０におい
て命令コード201を選択して第４アドレス800と
しその指定により第２貯蔵回路３０から第２ア
ドレス320が読み出されアドレス選択回路６０
においてこの第２アドレス320を選択して第１
アドレス600とし、その指定により第１貯蔵回
路１０から第２ステツプ目のマイクロ命令が読
み出され実行される。
て命令コード201を選択して第４アドレス800と
しその指定により第２貯蔵回路３０から第２ア
ドレス320が読み出されアドレス選択回路６０
においてこの第２アドレス320を選択して第１
アドレス600とし、その指定により第１貯蔵回
路１０から第２ステツプ目のマイクロ命令が読
み出され実行される。
(3) 分岐が生じたときの分岐後のステツプ……コ
ード選択回路８０において加算結果700が第４
アドレス800として選択されその指定により第
２貯蔵回路３０から第２アドレス320が読み出
され、アドレス選択回路６０において第２アド
レス320が第１アドレス600として選択されその
指定により第１貯蔵回路１０から分岐先のマイ
クロ命令が読み出され実行される。
ード選択回路８０において加算結果700が第４
アドレス800として選択されその指定により第
２貯蔵回路３０から第２アドレス320が読み出
され、アドレス選択回路６０において第２アド
レス320が第１アドレス600として選択されその
指定により第１貯蔵回路１０から分岐先のマイ
クロ命令が読み出され実行される。
(4) その他のステツプ……アドレス選択回路６０
において前ステツプでの第１アドレスに“１”
を加算した結果である第３アドレス500が第１
アドレス600として選択され第１貯蔵回路１０
から求めるマイクロ命令が読み出され実行され
る。
において前ステツプでの第１アドレスに“１”
を加算した結果である第３アドレス500が第１
アドレス600として選択され第１貯蔵回路１０
から求めるマイクロ命令が読み出され実行され
る。
以上のごとき構成を採用することにより、従来
は第１貯蔵回路１０内にさらに次命令アドレスフ
イールドとして1024語×10ビツトを必要とした
が、本実施例では第２貯蔵回路３０が512語×10
ビツト、すなわち、従来の２分の１の金物量で実
現できる。
は第１貯蔵回路１０内にさらに次命令アドレスフ
イールドとして1024語×10ビツトを必要とした
が、本実施例では第２貯蔵回路３０が512語×10
ビツト、すなわち、従来の２分の１の金物量で実
現できる。
本発明には、第２貯蔵回路により、例えば、第
２ステツプ目のマイクロ命令や分岐先のマイクロ
命令のアドレスを指定することにより小形のマイ
クロプログラム制御回路を実現できるという効果
がある。
２ステツプ目のマイクロ命令や分岐先のマイクロ
命令のアドレスを指定することにより小形のマイ
クロプログラム制御回路を実現できるという効果
がある。
図は本発明の一実施例を示す回路図である。
図において、１０……第１貯蔵回路、１１……
第１アドレスデコーダ、１２……第１メモリ、２
０……命令コードレジスタ、３０……第２貯蔵回
路、３１……第２デコーダ、３２……第２メモ
リ、４０……アドレス加算回路、５０……次命令
アドレスレジスタ、６０……アドレス選択回路、
７０……コード加算回路、８０……コード選択回
路。
第１アドレスデコーダ、１２……第１メモリ、２
０……命令コードレジスタ、３０……第２貯蔵回
路、３１……第２デコーダ、３２……第２メモ
リ、４０……アドレス加算回路、５０……次命令
アドレスレジスタ、６０……アドレス選択回路、
７０……コード加算回路、８０……コード選択回
路。
Claims (1)
- 【特許請求の範囲】 １ 情報処理回路の動作を制御する分岐マイクロ
命令を含む複数のマイクロ命令からなるマイクロ
プログラムを貯蔵する第１の貯蔵回路と、 命令コードを格納する命令コード格納手段と、 この命令コード格納手段から与えられる命令コ
ードに予め定めた値を加算する第１の回路と、 前記第１の貯蔵回路から読み出されたマイクロ
命令が分岐マイクロ命令であるときは前記第１の
回路の出力を命令コードとして選択し前記第１の
貯蔵回路から読み出されたマイクロ命令が分岐マ
イクロ命令でないときは前記命令コード格納手段
からの命令コードを選択するコード選択回路と、 このコード選択回路で選択された命令コードに
より指定されたアドレスに前記第１の貯蔵回路の
マイクロ命令読出し用アドレスを貯蔵する第２の
貯蔵回路と、 前記第１の貯蔵回路のマイクロ命令読出し用ア
ドレスに予め定められた値を加算または減算する
第２の回路と、 外部から新たな命令コードが前記命令コード格
納手段に格納されたとき該命令コードを選択し前
記第１の貯蔵回路のマイクロ命令読出し用アドレ
スとして与えた後前記第２の貯蔵回路および前記
第２の回路のどちらか一方を選択し前記第１の貯
蔵回路のマイクロ命令読出し用アドレスとして与
える選択回路とから構成されたことを特徴とする
マイクロプログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9283578A JPS5520535A (en) | 1978-07-28 | 1978-07-28 | Microprogram control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9283578A JPS5520535A (en) | 1978-07-28 | 1978-07-28 | Microprogram control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5520535A JPS5520535A (en) | 1980-02-14 |
| JPS6148734B2 true JPS6148734B2 (ja) | 1986-10-25 |
Family
ID=14065477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9283578A Granted JPS5520535A (en) | 1978-07-28 | 1978-07-28 | Microprogram control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5520535A (ja) |
-
1978
- 1978-07-28 JP JP9283578A patent/JPS5520535A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5520535A (en) | 1980-02-14 |
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