Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPS6124741B2 - - Google Patents
[go: Go Back, main page]

JPS6124741B2 - - Google Patents

Info

Publication number
JPS6124741B2
JPS6124741B2 JP10778878A JP10778878A JPS6124741B2 JP S6124741 B2 JPS6124741 B2 JP S6124741B2 JP 10778878 A JP10778878 A JP 10778878A JP 10778878 A JP10778878 A JP 10778878A JP S6124741 B2 JPS6124741 B2 JP S6124741B2
Authority
JP
Japan
Prior art keywords
processor
address
bus
interrupt
enable signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP10778878A
Other languages
English (en)
Other versions
JPS5534752A (en
Inventor
Masahiko Koike
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP10778878A priority Critical patent/JPS5534752A/ja
Publication of JPS5534752A publication Critical patent/JPS5534752A/ja
Publication of JPS6124741B2 publication Critical patent/JPS6124741B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】 本発明は複数のプロセツサが共通に母線を使用
するシステムにおける共通アクセス装置に関す
る。
複数のプロセツサを結合して処理を行なう、い
わゆる複数のプロセツサ方式は、処理を各プロセ
ツサで分坦して行なうことが可能であり、処理性
能が向上するものとして期待されている。
しかし複数のプロセツサ方式では種々の困難な
問題がありその発達を遅らせている。その一つの
大きな問題に割込み処理がある。
割り込み処理は1台のプロセツサの場合には、
従来行なわれていた様に割り込みたい装置はプロ
セツサに割り込み要求を出し、割り込み承認が返
されると割り込みが行なわれたことがわかる、と
いう様にして比較的容易に処理可能である。一方
複数のプロセツサ方式では、プロセツサが複数存
在するのでどのプロセツサに割り込みをかけたら
よいか、又、どのプロセツサが割り込み可能でど
のプロセツサが不能であるかと知ることが困難で
ある。
従来行なわれた方式では各プロセツサごとに専
用の割り込み要求承認線を設ける方式かあるい
は、割り込みたい装置はプロセツサを指定して適
当に割り込みをかけてみる方式をとつていた。し
かし前者の方式では母線の線数が増大する、後者
の方式ではむだなバスの使用回数が増大する等の
問点が多い。
本発明の目的は、複数のプロセツサシステムに
おいて、割り込み処理を効率良く行なわせるため
に、各プロセツサが割り込み受付け可能となる
と、共通母線を使用して自分に対応したアドレス
情報と、自分が割込み可能であることを伝える方
式をとることにより、割込みを行ないたい装置
は、現在どのプロセツサが割込み可能であるかを
知ることが可能となる。共通アクセス装置を提供
することにある。
以下本発明について一実施例を示す図面を用い
てさらに詳細に説明する。
第1図本発明の1つの実施例を説明するための
ブロツク図である。第1図において、参照数字1
はマスタアクセス回路、参照数字2は割込み可能
掲示手段、参照数字3はアドレス掲示手段であり
参照記号P1はプロセツサ、参照数字10は共通
母線である。
マスタアクセス回路1はプロセツサP1が割込
み可能となると、共通母線10へ使用要求101
を出す。共通母線10から使用承認102が返さ
れるとイネーブル信号103を割込み可能掲示手
段2、アドレス掲示手段3へ伝える。割込み可能
掲示手段2は、イネーブル信号103が来ると共
通母線10へ割込み可能信号線104へ信号を送
る。
アドレス掲示手段3はイネーブル信号103が
来ると、共通母線10のアドレス線105にプロ
セツサP1に対応したアドレス情報を出力する。
第2図は、本発明の実施例の動作をさらにわか
りやすく説明するためのタイミングチヤートであ
る。図においてT1,T2,T3,T4,は時間
の流れを示すためのもので特に時間の間隔を定め
たものではない。T1において、マスタアクセス
回路1が使用要求101を出し、T2において使
用承認102が共通母線10から返された。T3
でマスタアクセス回路1がイネーブル信号103
を出し、T4において割込み可能掲示手段2が割
込み可能信号線104,アドレス掲示手段3がア
ドレス線105へアドレス情報を出力する。
第3図は本発明の割込み可能掲示手段2を説明
するためのブロツク図であり図中21はバネドラ
イブ回路でありイネーブル信号103が来ると共
通母線10の割込み可能信号線104へ割込み可
能信号を出力する。
第4図は本発明のアドレス掲示手段3を説明す
るためのブロツク図であり図中41はプロセツサ
アドレス設定器、42はバネドライブ回路であ
る。プロセツサアドレス設定器41はスイツチの
配列でありプロセツサの番号を定めるもので図の
例では4個のスイツチがあるので24=16個のプロ
セツサまで識別できる。バスドライブ回路42は
イネーブル信号103が来ると共通母線10のア
ドレス線105へプロセツサアドレス設定器41
で定められたアドレス情報を出力する。
以上例を用い本発明の動作を詳しく説明した所
でわかる様に本発明では、複数のプロセツサの各
プロセツサが割込み可能状態となつた時共通母線
を使用し自分のプロセツサ番号と割込み可能とな
つたことを伝えることにより、割込み可能を起し
たい装置がいつどのプロセツサに割込みをかけて
良いかがわかり、共通母線を使用するためのマス
タアクセス回路と、プロセツサのアドレスを伝え
るためのアドレス掲示手段と、割込み可能状態を
伝えるための割込み可能掲示手段とから極めて簡
単に構成され、効率の良いアクセス装置が提供さ
れ有効なものである。
【図面の簡単な説明】
第1図本発明の1実施例を構成を示すためのブ
ロツク図である。第2図は本発明を説明するため
のタイミングチヤートである。第3図は本発明を
説明るための割込み可能提示手段のブロツク図で
ある。第4図は本発明を説明するためのアドレス
提示手段のブロツク図である。図において、1…
…マスタアクセス回路、2……割込み可能提示手
段、3……アドレス提示手段、10……共通母
線、P1……プロセツサ、101……使用要求、
102……使用承認、103……イネーブル信
号、104……割込み可能信号線、105……ア
ドレス線、21,42……バスドライブ回路、4
1……プロセツサアドレス設定器。

Claims (1)

    【特許請求の範囲】
  1. 1 複数のプロセツサが共通母線で結合されてい
    るシステムにおいて、各プロセツサに前記共通母
    線を使用するために前記母線に使用要求を出し前
    記母線より使用承認を得るとイネーブル信号を出
    すマスタアクセス回路と、前記マスタアクセス回
    路がイネーブル信号を出すと当該プロセツサが割
    込み可能であることを前記母線に示すための手段
    と、前記イネーブル信号が出されると当該プロセ
    ツサに対応したプロセツサアドレスを前記共通母
    線に示すためのアドレス掲示手段とを有すること
    を特徴とする共通アクセス装置。
JP10778878A 1978-09-01 1978-09-01 Common access unit Granted JPS5534752A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10778878A JPS5534752A (en) 1978-09-01 1978-09-01 Common access unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10778878A JPS5534752A (en) 1978-09-01 1978-09-01 Common access unit

Publications (2)

Publication Number Publication Date
JPS5534752A JPS5534752A (en) 1980-03-11
JPS6124741B2 true JPS6124741B2 (ja) 1986-06-12

Family

ID=14468034

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10778878A Granted JPS5534752A (en) 1978-09-01 1978-09-01 Common access unit

Country Status (1)

Country Link
JP (1) JPS5534752A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159565A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd マルチコンピユ−タシステムの割込入力装置

Also Published As

Publication number Publication date
JPS5534752A (en) 1980-03-11

Similar Documents

Publication Publication Date Title
US4504906A (en) Multiprocessor system
GB1347423A (en) Input/output control system
ES465431A1 (es) Disposicion perfeccionada de acceso de memoria en un sistemade computadora.
GB1349999A (en) Autonomous multiple-path input/output control system
JPS5812611B2 (ja) デ−タテンソウセイギヨホウシキ
JPS6124741B2 (ja)
US3766524A (en) Dynamic time slicing control for microprogrammed controller
JPH05282244A (ja) 情報処理装置
JPS5582358A (en) Error collection system of central processing unit
JPS59218531A (ja) 情報処理装置
JPS5489455A (en) Control system
JPS55157027A (en) Input and output transfer control unit
JPS57161962A (en) Communicating method between processors
JPH0586571B2 (ja)
SU1290320A1 (ru) Устройство дл распределени заданий процессорам
JPH04302346A (ja) マルチプロセッサシステム
JPS59146326A (ja) チヤネル装置の制御方式
JPS5679357A (en) Control unit having hierarchical processor and memory
JP2555580B2 (ja) 記憶装置制御方式
SU1043618A1 (ru) Устройство дл вывода информации
SU775731A1 (ru) Устройство дл прерывани программ
SU1290326A1 (ru) Многоканальное устройство дл обслуживани запросов
SU1341636A1 (ru) Устройство дл прерывани программ
JPS6019815B2 (ja) 転送制御方式
JPH0573480A (ja) マイクロプロセツサシステムのバス制御方式