JPS6125189B2 - - Google Patents
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- Publication number
- JPS6125189B2 JPS6125189B2 JP55188047A JP18804780A JPS6125189B2 JP S6125189 B2 JPS6125189 B2 JP S6125189B2 JP 55188047 A JP55188047 A JP 55188047A JP 18804780 A JP18804780 A JP 18804780A JP S6125189 B2 JPS6125189 B2 JP S6125189B2
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- JP
- Japan
- Prior art keywords
- vector register
- data
- bus
- main memory
- elements
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は使用するベクトルレジスタ・エレメン
ト数の多少に応じデータバスを適宜切換使用でき
る情報処理装置のバス制御装置に関する。
ト数の多少に応じデータバスを適宜切換使用でき
る情報処理装置のバス制御装置に関する。
高速データ処理を目的とする演算器の入力にベ
クトルレジスタを設け、主メモリとの間にデータ
転送する装置として、第１図に示す構成を有する
処理装置がある。主メモリMEMを構成するメモ
リモジユールMDLはそれぞれ複数のバンクBNK
を有し、バンクBNK内のデータは、ベクトルレ
ジスタVRに移され、そのデータについて演算器
VPUが処理を行う。演算器VPUは通常複数個
（第１図では８個）設けられ、複数のベクトルレ
ジスタVR0〜VRo-1はそれぞれ図面で０乃至16…
…と数字で示すエレメントELMで構成され、そ
れぞれのベクトルレジスタから８個のエレメン
ト・データが並列に８個の演算器に入力できるか
ら処理は高速にできる。主メモリにおけるデータ
はアドレスにより各モジユールMDL毎のデータ
バスと対応付けられ、ベクトルレジスタ上のデー
タはエレメント番号によつてベクトルレジスタ側
のデータバスと対応付けられる。したがつてデー
タ転送のとき、データ整列回路DCCが必要とな
る。
クトルレジスタを設け、主メモリとの間にデータ
転送する装置として、第１図に示す構成を有する
処理装置がある。主メモリMEMを構成するメモ
リモジユールMDLはそれぞれ複数のバンクBNK
を有し、バンクBNK内のデータは、ベクトルレ
ジスタVRに移され、そのデータについて演算器
VPUが処理を行う。演算器VPUは通常複数個
（第１図では８個）設けられ、複数のベクトルレ
ジスタVR0〜VRo-1はそれぞれ図面で０乃至16…
…と数字で示すエレメントELMで構成され、そ
れぞれのベクトルレジスタから８個のエレメン
ト・データが並列に８個の演算器に入力できるか
ら処理は高速にできる。主メモリにおけるデータ
はアドレスにより各モジユールMDL毎のデータ
バスと対応付けられ、ベクトルレジスタ上のデー
タはエレメント番号によつてベクトルレジスタ側
のデータバスと対応付けられる。したがつてデー
タ転送のとき、データ整列回路DCCが必要とな
る。
データ整列回路DCCは原理的に各モジユール
MDL対応のバスとベクトルレジスタのエルメン
ト番号に対応するバスとの相互接続を、所定の制
御信号によつて切換え接続させるものである。な
おデータ整列回路DCCはメモリアクセス制御装
置MACの内部構成と考えることもできる。ベク
トルレジスタVRはフリツプフロツプの集合であ
り、演算器VPUとの間ではデータ転送が高速に
なされるが、それと比較して主メモリは大容量メ
モリ素子であり、主メモリとベクトルレジスタと
の間のデータ転送は高速にはできない。そのため
多数のバンクBNKを設け「インタリーブ」動作
をするようなことが行われるが、ケーブルの本数
など物理的な制約があつて、アクセスタイム及び
サイクルタイムにも限度があり、データの出し入
れが多い程、性能の抑えられる度合が大となる。
MDL対応のバスとベクトルレジスタのエルメン
ト番号に対応するバスとの相互接続を、所定の制
御信号によつて切換え接続させるものである。な
おデータ整列回路DCCはメモリアクセス制御装
置MACの内部構成と考えることもできる。ベク
トルレジスタVRはフリツプフロツプの集合であ
り、演算器VPUとの間ではデータ転送が高速に
なされるが、それと比較して主メモリは大容量メ
モリ素子であり、主メモリとベクトルレジスタと
の間のデータ転送は高速にはできない。そのため
多数のバンクBNKを設け「インタリーブ」動作
をするようなことが行われるが、ケーブルの本数
など物理的な制約があつて、アクセスタイム及び
サイクルタイムにも限度があり、データの出し入
れが多い程、性能の抑えられる度合が大となる。
本発明の目的は前述の欠点を改善し、主メモリ
とベクトルレジスタ間にバス変換回路を挿入し、
主メモリとベクトルレジスタ間のデータ転送を演
算器に演算速度に見合う程度に可能とし、且つベ
クトルレジスタ・エレメント数の多少に対処でき
るようにした情報処理装置のバス制御装置を提供
することにある。
とベクトルレジスタ間にバス変換回路を挿入し、
主メモリとベクトルレジスタ間のデータ転送を演
算器に演算速度に見合う程度に可能とし、且つベ
クトルレジスタ・エレメント数の多少に対処でき
るようにした情報処理装置のバス制御装置を提供
することにある。
以下図面に示す本発明の実施例について説明す
る。第２図は本発明の原理図でバス変換回路BSC
を設け、ベクトルレジスタにおいて並列にアクセ
スできるエレメント数を第１図の半分に減少させ
た例を示している。即ち主メモリMEM−ベクト
ルレジスタVR間の転送に時間がかかるため、ベ
クトルレジスタVRや演算器VPUの並列度（第１
図では並列度は８）を高めても全体的な性能向上
にはあまり効果がない。寧ろ逆に並列度を半分に
すればハードウエア量は半減しコストも半減する
が、全体性能はそれ程低下しないことになる。こ
のようにハード量をかけて少しでも高性能を狙う
場合と、多少性能は落としても安価にしたい場合
とがあり、このどちらの場合にも同一のバス変換
回路BSCが共用できるのが好ましい。
る。第２図は本発明の原理図でバス変換回路BSC
を設け、ベクトルレジスタにおいて並列にアクセ
スできるエレメント数を第１図の半分に減少させ
た例を示している。即ち主メモリMEM−ベクト
ルレジスタVR間の転送に時間がかかるため、ベ
クトルレジスタVRや演算器VPUの並列度（第１
図では並列度は８）を高めても全体的な性能向上
にはあまり効果がない。寧ろ逆に並列度を半分に
すればハードウエア量は半減しコストも半減する
が、全体性能はそれ程低下しないことになる。こ
のようにハード量をかけて少しでも高性能を狙う
場合と、多少性能は落としても安価にしたい場合
とがあり、このどちらの場合にも同一のバス変換
回路BSCが共用できるのが好ましい。
第２図では、主メモリ側に８本のバスＤ−
1N000〜Ｄ−IN700が、またベクトルレジスタ側に
８本のバスＤ−OUT000〜Ｄ−OUT700があり、そ
の間にバス変換回路BSCがある。白太矢印はバス
変換回路BSCのゲート制御線群を示す。またベク
トルレジスタ側バスのうちＤ−OUT400〜700には
二重枠で示すバツフアレジスタを接続し、主メモ
リ側から一度に転送される８エレメントのうち前
半の４エレメントは直接ベクトルレジスタに一度
に書込まれるが、後半の４エレメントは一旦バツ
フアレジスタに保持された後、次のサイクルで同
一ベクトルレジスタの次の４エレメントとして書
込まれる。従つて主メモリ側の動作サイクルの倍
の速度でベクトルレジスタの書込みサイクルを発
生できる。第３図はバス変換回路の１例を示す図
である。第３図においてＧ００、Ｇ０１……Ｇ７
２は前述のゲート制御信号で、ベトクルレジスタ
側の端子Ｄ−OUT000〜700のそれぞれについて、
メモリ側のデータバスＤ−IN000〜700のいずれか
を選択している。即ちベクトルレジスタ側のバス
Ｄ−OUTに対し、 Ｄ−OUT000：G00、G01、G02 Ｄ−OUT100：G10、G11、G12 Ｄ−OUT200：G20、G21、G22 ： ： Ｄ−OUT700：G70，G71，G72 のように入力され、その結果メモリ側のバスとベ
クトルレジスタ側のバスとが所望の対応で接続さ
れる。この第３図の構成は従来の８エレメント単
位のベクトルレジスタの場合にはそのままデータ
整列回路DCCとして利用できる。
1N000〜Ｄ−IN700が、またベクトルレジスタ側に
８本のバスＤ−OUT000〜Ｄ−OUT700があり、そ
の間にバス変換回路BSCがある。白太矢印はバス
変換回路BSCのゲート制御線群を示す。またベク
トルレジスタ側バスのうちＤ−OUT400〜700には
二重枠で示すバツフアレジスタを接続し、主メモ
リ側から一度に転送される８エレメントのうち前
半の４エレメントは直接ベクトルレジスタに一度
に書込まれるが、後半の４エレメントは一旦バツ
フアレジスタに保持された後、次のサイクルで同
一ベクトルレジスタの次の４エレメントとして書
込まれる。従つて主メモリ側の動作サイクルの倍
の速度でベクトルレジスタの書込みサイクルを発
生できる。第３図はバス変換回路の１例を示す図
である。第３図においてＧ００、Ｇ０１……Ｇ７
２は前述のゲート制御信号で、ベトクルレジスタ
側の端子Ｄ−OUT000〜700のそれぞれについて、
メモリ側のデータバスＤ−IN000〜700のいずれか
を選択している。即ちベクトルレジスタ側のバス
Ｄ−OUTに対し、 Ｄ−OUT000：G00、G01、G02 Ｄ−OUT100：G10、G11、G12 Ｄ−OUT200：G20、G21、G22 ： ： Ｄ−OUT700：G70，G71，G72 のように入力され、その結果メモリ側のバスとベ
クトルレジスタ側のバスとが所望の対応で接続さ
れる。この第３図の構成は従来の８エレメント単
位のベクトルレジスタの場合にはそのままデータ
整列回路DCCとして利用できる。
更にバス変換回路BSCのゲート制御信号の発生
回路について変形し、ベクトルレジスタが８エレ
メント単位の場合と、４エレメント単位の場合と
に切換え使用することもできる。第４図は１アク
セスモード1ASM信号により８エレメント単位の
場合に、また２アクセスモード2ASM信号により
４エレメント単位の場合にゲート制御信号の発生
を切換える。
回路について変形し、ベクトルレジスタが８エレ
メント単位の場合と、４エレメント単位の場合と
に切換え使用することもできる。第４図は１アク
セスモード1ASM信号により８エレメント単位の
場合に、また２アクセスモード2ASM信号により
４エレメント単位の場合にゲート制御信号の発生
を切換える。
このようにして本発明によると、ベクトルレジ
スタのエレメント数を大きくした場合でも、小さ
くした場合でも、同一のバス切換回路BSCを使用
でき、また主メモリアクセスの性能に見合つたベ
クトルレジスタ構成に改善することができ情報処
理装置として有効である。
スタのエレメント数を大きくした場合でも、小さ
くした場合でも、同一のバス切換回路BSCを使用
でき、また主メモリアクセスの性能に見合つたベ
クトルレジスタ構成に改善することができ情報処
理装置として有効である。
第１図はデータ整列回路のみを有する情報処理
装置の構成を示す図、第２図は本発明の構成を示
す原理図、第３図は第２図中のバス変換回路の１
例を示す図、第４図はバス変換回路のゲート制御
信号の発生回路を示す図である。 MEM……主メモリ、MDL……メモリモジユー
ル、BNK……バンク、MAC……メモリアクセス
制御装置、DCC……データ整列回路、VR0〜
VRo-1……ベクトルレジスタ、VPU……ベクトル
演算器、BSC……バス変換回路。
装置の構成を示す図、第２図は本発明の構成を示
す原理図、第３図は第２図中のバス変換回路の１
例を示す図、第４図はバス変換回路のゲート制御
信号の発生回路を示す図である。 MEM……主メモリ、MDL……メモリモジユー
ル、BNK……バンク、MAC……メモリアクセス
制御装置、DCC……データ整列回路、VR0〜
VRo-1……ベクトルレジスタ、VPU……ベクトル
演算器、BSC……バス変換回路。
Claims (1)
- １ それぞれ複数のバンクからなる複数のモジユ
ールで構成される主メモリと、複数のエレメント
からなる複数のベクトルレジスタを備え、主メモ
リのアドレスに対応したデータバスと、ベクトル
レジスタのエレメントに対応したデータバスとの
間に、バス変換回路を挿入し、主メモリ側のデー
タバスＮ本に対してベクトルレジスタ側のデータ
バスＭ本がＭ＝Ｎ／ｎ（Ｍ、Ｎ、ｎはいずれも２
以上の整数）の関係にあるとき、ベクトルレジス
タ側のデータバスのうちＮ−Ｍ本についてバツフ
アを設け、主メモリ側の１回のデータ転送につい
てベクトルレジスタ側ではｎ回のデータ転送を行
うことを特徴とする情報処理装置のバス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18804780A JPS57113174A (en) | 1980-12-31 | 1980-12-31 | Bus controller for information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18804780A JPS57113174A (en) | 1980-12-31 | 1980-12-31 | Bus controller for information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113174A JPS57113174A (en) | 1982-07-14 |
| JPS6125189B2 true JPS6125189B2 (ja) | 1986-06-14 |
Family
ID=16216747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18804780A Granted JPS57113174A (en) | 1980-12-31 | 1980-12-31 | Bus controller for information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57113174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440589U (ja) * | 1987-09-03 | 1989-03-10 |
-
1980
- 1980-12-31 JP JP18804780A patent/JPS57113174A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440589U (ja) * | 1987-09-03 | 1989-03-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57113174A (en) | 1982-07-14 |
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