JPS6130308B2 - - Google Patents
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- JPS6130308B2 JPS6130308B2 JP53141087A JP14108778A JPS6130308B2 JP S6130308 B2 JPS6130308 B2 JP S6130308B2 JP 53141087 A JP53141087 A JP 53141087A JP 14108778 A JP14108778 A JP 14108778A JP S6130308 B2 JPS6130308 B2 JP S6130308B2
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Description
【発明の詳細な説明】
本発明は、数字入力結果や演算結果の数値を電
子的発声によつて読み上げるようにした電子機器
の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement in an electronic device that reads out numerical values of numerical input results and calculation results by electronic voice.
従来、電子機器として例えば電子計算機におけ
る数字入力結果や演算結果の数値を音声にて読み
上げるようにする装置は小型の卓上電子計算機に
も利用されているが、従来のこの種数値の発声方
式においては、多くは、数値を表わす数字列中の
数字のみを単に順次に読み上げるものであつて、
桁の単位をも含めて発声するものではなかつた。
したがつて、この種装置の使用者は、数字列中の
数字を全部聞き終るまではその数値の桁数を知る
ことができないという使用上の著しい不便があつ
た。また数字中の連続零の発声も各桁毎に「ゼ
ロ」、「ゼロ」と冗長に読み上げるので書き取りス
ピードの向上にも支障となつていた。 Conventionally, devices that read out the numerical input results and calculation results in electronic devices, such as electronic computers, have been used in small desk-top electronic computers, but in the conventional method of speaking these types of numerical values, In many cases, only the numbers in a string of numbers are simply read out in sequence.
It was not something that included the units of digits in the utterances.
Therefore, the user of this type of device cannot know the number of digits of a number until he/she has heard all the numbers in the string, which is a significant inconvenience in use. Furthermore, since consecutive zeros in numbers were read out redundantly as "zero" and "zero" for each digit, it was also a hindrance to improving the dictation speed.
一方、数値を表わす数字列を桁の単位をも含め
て読み上げるようにした場合においても、例えば
「1億2千」と発声した時点では、その数値が
「12×××××××」であるのか、「100002××
×」であるのか、×で示す未発声桁の発声、特
に、上述の「1億2千」の発声に引続いて「万」
の桁を示す発声が行なわれるか否かを待たなけれ
ば、最初の桁の「1」のみしか筆記することがで
きず、単に桁の単位を付加して発声しただけで
は、使用上著しく不便である。 On the other hand, even if the number string representing a number is read out including the digit units, for example, when you say "120,000," the number is "12×××××××". Is there a “100002××
``×''? The utterance of the unuttered digit indicated by ``×'', especially the utterance of ``100,000,000'', followed by the utterance of ``100,000,000'' mentioned above.
Only the first digit, ``1'', can be written down without waiting for the digit to be uttered, and simply adding the digit unit and uttering it is extremely inconvenient for use. be.
本発明の目的は、上述した使用上の不便を解消
して従来の欠点を除去し、数字の読み上げに即応
して数値を表わす数字列を迅速かつ的確に筆記し
得るようにした数値の発声装置を備えた電子機器
を提供することにある。 The object of the present invention is to provide a numeric utterance device which eliminates the above-mentioned inconveniences in use, eliminates the drawbacks of the conventional method, and enables quick and accurate writing of a numeric string representing a numeric value in response to the reading of digits. Our goal is to provide electronic devices with
以下に図面を参照して本発明の実施例を説明す
る。 Embodiments of the present invention will be described below with reference to the drawings.
本発明電子機器の第1の実施例は、数字入力結
果や演算結果の数値を音声により出力するに際
し、有効数字に引続いて零の桁が少なくとも2桁
連続した場合に、その零桁連続の状態を判別して
「ヨンケタトンデ」あるいは「ツーゼロ」等、次
の有効数字までの桁を判断し得る特定の発声を適
切に行なわせるようにしたものであり、かかる本
発明の基本的構成の1例を第1図に示す。 In the first embodiment of the electronic device of the present invention, when outputting numerical input results or calculation results by voice, if there are at least two consecutive zero digits following a significant figure, the consecutive zero digits are This is an example of the basic configuration of the present invention, which determines the state and appropriately makes a specific utterance such as "Yonketatonde" or "Two zero" that can determine the digit up to the next significant figure. is shown in Figure 1.
第1図示の構成例において、CPUは電子計算
機における中央処理装置で、l1はCPUから送
られてくる音声出力すべき数値情報をMに送出す
るための信号線である。Mは上述の数値情報信号
を一時記憶する数値情報格納器である。NOR
は、格納器Mに一時記憶した数値情報信号につい
て、万、十万、百万、千万の万単位の桁信号を入
力とし、それらの桁信号がすべて零であつたとき
に高レベル信号“1”を出力するノアゲートであ
る。SGは、格納器Mに一時記憶した数値情報信
号を上位桁から順次取り込み、数値音声出力用読
取専用メモリー(ROM)I、K等によりそれら
の数値情報信号を音声用2進コードに変換して数
値情報用音声を発生させるとともに、桁単位音声
用の2進コード格納用ROM H、S、M、O等を
出力させて入力数値情報に対応した桁単位用音声
を発生するための回路と、ノアゲートNORから
高レベル信号“1”が出力されたとき、すなわ
ち、このノアゲートNORの入力桁信号がすべて
零であつたときに、特定音、例えば「ヨンケタト
ンデ」に相当する2進コード格納用ROMTを出
力させてそれらの特定音を発生させる回路と、そ
れら各種の音声用2進コードをスピーカSPに供
給するためのデイジタル−アナログ変換器等を備
えてそれぞれに対応したアナログ信号を出力させ
る音声信号発生器である。 In the configuration example shown in FIG. 1, the CPU is a central processing unit in an electronic computer, and l1 is a signal line for sending numerical information sent from the CPU to M to be output as voice. M is a numerical information storage device that temporarily stores the above-mentioned numerical information signal. NOR
Regarding the numerical information signal temporarily stored in the storage M, inputs the digit signals of 10,000, 100,000, million, and 10,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000. This is a Noah gate that outputs 1". The SG sequentially takes in the numerical information signals temporarily stored in the storage M, starting from the high-order digits, and converts those numerical information signals into binary codes for voice using read-only memories (ROM) I, K, etc. for numerical voice output. A circuit for generating numerical information sound and outputting binary code storage ROM H, S, M, O, etc. for digit unit sound to generate digit unit sound corresponding to input numerical information; When a high level signal "1" is output from the Noah Gate NOR, that is, when all the input digit signals of this Noah Gate NOR are zero, the ROMT for storing a binary code corresponding to a specific sound, for example "Yonketatonde" is An audio signal generator that includes a circuit that outputs these specific sounds and a digital-to-analog converter that supplies these various audio binary codes to the speaker SP, and outputs the corresponding analog signals. It is a vessel.
上述した構成においては、例えば音声出力すべ
き数値が「100002000」であつたときには、「イチ
オク・ヨンケタトンデ・ニセン」と発声させるた
めに、音声信号発声器SG内では、「イチ」に引続
く4桁の零連続を示すノアゲートNORの出力高
レベル信号“1”によつて、「イチオク」と「ニ
セン」との発声の中間に「ヨンケタトンデ」の発
声を割り込ませるためにアンドゲートG1を開
き、またG2を閉じて「ニセン」の発声に引続く
「マン」の発声を禁止するように動作する。 In the above-mentioned configuration, for example, when the numerical value to be outputted is "100002000", in order to utter "Ichioku yonketatonde Nisen", the audio signal generator SG inputs the four digits following "Ichi". The output high-level signal "1" of the Noah gate NOR, which indicates a series of zeros, opens the AND gate G1 in order to interrupt the utterance of "Yonketatonde" between the utterances of "Ichioku" and "Nisen", and also opens the AND gate G2. closes and prohibits the utterance of ``Man'' following the utterance of ``Nisen''.
また「ヨンケタトンデ」の代りに「フオーゼ
ロ」等と発声させてもよい。 Furthermore, instead of "Yonketatonde", "Fouozero" or the like may be uttered.
この場合の構成例を第2図に示す。 An example of the configuration in this case is shown in FIG.
第2図示の構成例においては零が2桁続いてい
る場合に「ツーゼロ」等と発声させるようにした
もので、RAMは中央処理装置CPUからの入力数
値情報信号W1,W2,W4,W8を一時記憶す
る第1図示の構成における情報格納器Mに相当す
るランダムアクセスメモリーであり、ADRSはそ
のランダムアクセスメモリーRAMの番地を指定
する番地指定線であり、R/Wはランダムアクセ
スメモリーRAMにおける数値情報信号の読出し
および書込みを制御する読出し書込み制御線であ
る。ORはランダムアクセスメモリーRAMから読
出した数値情報信号のうち例えば図示のように上
位桁から順次に4ビツト1桁信号を同時に入力と
するオアゲートであり、IN2はオアゲートORの
ゲート出力信号を反転させるインバータである。
FはオアゲートORからのオアゲート出力信号に
よりセツトされ、例えば中央処理装置CPUから
のリセツト信号RSTによりセツトされるフリツ
プフロツプである。SRはインバータIN2の反転
出力信号を入力して、ランダムアクセスメモリー
RAMから数値情報信号を1桁読出すだけの時間
の間、そのインバータ出力信号を保持するレジス
タであり、G3は、フリツプフロツプF、インバ
ータIN2およびレジスタSRからのそれぞれの出
力信号を入力とするアンドゲートである。CPは
ランダムアクセスメモリーRAMにおける数値情
報信号の1桁を読出す時間に同期して発生するク
ロツクパルスであり、上述したレジスタSRにお
けるインバータ出力信号の保持を制御している。 In the configuration example shown in the second figure, when there are two consecutive zero digits, something like "two zero" is uttered, and the RAM receives input numerical information signals W1, W2, W4, and W8 from the central processing unit CPU. It is a random access memory corresponding to the information storage M in the configuration shown in the first diagram for temporary storage, ADRS is an address designation line that designates the address of the random access memory RAM, and R/W is a numerical value in the random access memory RAM. This is a read/write control line that controls reading and writing of information signals. OR is an OR gate that simultaneously inputs, for example, 4-bit single-digit signals sequentially from the high-order digits as shown in the figure out of the numerical information signals read from the random access memory RAM, and IN2 is an inverter that inverts the gate output signal of the OR gate OR. It is.
F is a flip-flop which is set by the OR gate output signal from the OR gate OR, for example by a reset signal RST from the central processing unit CPU. SR inputs the inverted output signal of inverter IN2 and creates a random access memory.
G3 is a register that holds the inverter output signal for the time required to read one digit of the numerical information signal from the RAM, and G3 is an AND gate that receives the output signals from the flip-flop F, inverter IN2, and register SR. It is. CP is a clock pulse generated in synchronization with the time when one digit of the numerical information signal in the random access memory RAM is read, and controls the holding of the inverter output signal in the register SR mentioned above.
つぎに、この回路の動作を説明するに、まず、
入力数値情報信号を一旦記憶したランダムアクセ
スメモリーRAMに読出し命令を加えて、数値情
報信号の上位桁から4ビツト1桁信号を並列に同
様に出力するものとし、それら4ビツト1桁信号
を第1図示の構成におけると同時の音声信号発声
器SGに入力させるとともに、オアゲートORにも
入力させ、それら4ビツト1桁信号に零以外の数
値があつたときすなわち4ビツトの内1ビツトで
も“1”ならオアゲートORの高レベル出力信号
“1”によりフリツプフロツプFをセツトする。
一方、インバータIN2は上述した4ビツト並列
信号がすべて零であつたときのオアゲート出力
“0”を反転させた反転出力信号“1”をレジス
タSRに入力させ、4ビツト零信号の状態を1桁
読出し時間だけ保持する。したがつて、アンドゲ
ートG3においては、有効桁信号が出現してフリ
ツプフロツプFの出力信号が“1”となり、以
後、4ビツトゼロの状態が出現し、SRに記憶さ
れるとともに引続く4ビツト並列信号の各ビツト
が同様にすべて零であつたときすなわちインバー
タIN2の出力信号およびレジスタSRの出力信号
およびF出力信号がともに“1”となつたとき、
高レベルのアンドゲート出力信号“1”を発生さ
せ、零桁が2桁連続していることを判別する。こ
のアンドゲート出力信号“1”により前述した音
声信号発生器SG中の特定音格納用ROMを駆動し
て「ツーゼロ」等の特定音を発生させることがで
きる。例えば前述の例示の数値情報は「イチ・ツ
−ゼロ・ツーゼロ・ニ・ツーゼロ・ゼロ」等と発
声させる。あるいは「フタケタトンデ」と発声さ
せてもよい。 Next, to explain the operation of this circuit, first,
A read command is added to the random access memory RAM that temporarily stores the input numerical information signal, and 4-bit single-digit signals are output in parallel from the upper digits of the numerical information signal, and these 4-bit single-digit signals are The audio signal is input to the voice signal generator SG at the same time as in the configuration shown in the figure, and is also input to the OR gate OR, so that when the 4-bit 1-digit signal has a value other than zero, that is, even 1 bit out of the 4 bits is "1". Then, the flip-flop F is set by the high level output signal "1" of the OR gate OR.
On the other hand, the inverter IN2 inputs an inverted output signal "1", which is an inversion of the OR gate output "0" when all the 4-bit parallel signals mentioned above are zero, into the register SR, and converts the state of the 4-bit zero signal to one digit. Retains only the read time. Therefore, in AND gate G3, a significant digit signal appears and the output signal of flip-flop F becomes "1", after which a 4-bit zero state appears, which is stored in SR and the subsequent 4-bit parallel signal. When each bit of is similarly zero, that is, when the output signal of inverter IN2, the output signal of register SR, and the output signal of F are both "1",
A high-level AND gate output signal "1" is generated, and it is determined that there are two consecutive zero digits. This AND gate output signal "1" drives the ROM for storing a specific sound in the audio signal generator SG mentioned above to generate a specific sound such as "two zeros". For example, the above-mentioned example numerical information is uttered as "1-two-zero-two-zero-ni-two-zero-zero." Alternatively, the user may utter "futaketatonde".
上述した構成の連続2桁零判別回路について
は、レジスタSRを2ビツト分設けて、アンドゲ
ートG3にレジスタSRの各ビツトを印加した4
入力アンドゲートに構成すれば、三連続零桁を判
別することができ、この場合「スリーゼロ」等と
発声させる。また第1実施例と同様に例えば「オ
ク」、「マン」、「サウザンド」、「ミリオン」等の桁
単位の音声の読上げも行なわせるようにすること
はこのアンドゲートG3に特定桁指定信号を印加
することによつてできる。 Regarding the consecutive two-digit zero discrimination circuit having the above-mentioned configuration, register SR is provided for 2 bits, and each bit of register SR is applied to AND gate G3.
If configured as an input AND gate, three consecutive zero digits can be determined, and in this case, "three zero" or the like is uttered. Further, as in the first embodiment, the AND gate G3 can be made to read aloud in units of digits such as "Ok", "Man", "Thousand", "Million", etc. by sending a specific digit designation signal to the AND gate G3. This can be done by applying
以上の説明から明らかなとおり、本発明によれ
ば、簡単な回路構成によつて、数字入力結果や演
算結果の数値を即応して筆記しやすいように読上
げ得る音声出力の可能な電子機器を実現すること
ができる。 As is clear from the above description, according to the present invention, with a simple circuit configuration, an electronic device capable of audio output that can read out numerical input results and calculation results in a way that makes it easy to write down instantly is realized. can do.
第1図は本発明電子機器の一例を示すブロツク
線図、および第2図は他の構成の一例を示すブロ
ツク線図である。
M……数値情報格納器、NOR……ノアゲー
ト、SG……音声信号発生器、RAM……ランダム
アクセスメモリー、OR……オアゲート、F……
フリツプフロツプ、IN1,IN2……インバー
タ、SR……レジスタ、G1,G2,G3……ア
ンドゲート。
FIG. 1 is a block diagram showing an example of the electronic device of the present invention, and FIG. 2 is a block diagram showing an example of another configuration. M... Numerical information storage, NOR... Noah gate, SG... Audio signal generator, RAM... Random access memory, OR... OR gate, F...
Flip-flop, IN1, IN2...Inverter, SR...Register, G1, G2, G3...AND gate.
Claims (1)
て、前記数値における零桁が複数連続しているこ
とを検出する検出手段と、その検出手段による検
出出力に応じて特定音を発生させるための特定音
発生手段とを備えたことを特徴とする電子機器。 2 前記特定音発生手段は「ヨンケタトンデ」、
「ツーゼロ」等の音声を出力することを特徴とす
る特許請求の範囲第1項記載の電子機器。[Scope of Claims] 1. An electronic device that electronically outputs numerical information, comprising a detection means for detecting a plurality of consecutive zero digits in the numerical value, and a specific sound according to the detection output of the detection means. An electronic device characterized by comprising a specific sound generating means for generating a specific sound. 2. The specific sound generating means is "Yonketatonde",
The electronic device according to claim 1, wherein the electronic device outputs a sound such as "two zero".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14108778A JPS5567863A (en) | 1978-11-17 | 1978-11-17 | Electronic computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14108778A JPS5567863A (en) | 1978-11-17 | 1978-11-17 | Electronic computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567863A JPS5567863A (en) | 1980-05-22 |
| JPS6130308B2 true JPS6130308B2 (en) | 1986-07-12 |
Family
ID=15283892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14108778A Granted JPS5567863A (en) | 1978-11-17 | 1978-11-17 | Electronic computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5567863A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59164100U (en) * | 1984-03-22 | 1984-11-02 | シャープ株式会社 | Audio notification device for numerical information |
-
1978
- 1978-11-17 JP JP14108778A patent/JPS5567863A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5567863A (en) | 1980-05-22 |
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