JPS6130757B2 - - Google Patents
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- JPS6130757B2 JPS6130757B2 JP53060119A JP6011978A JPS6130757B2 JP S6130757 B2 JPS6130757 B2 JP S6130757B2 JP 53060119 A JP53060119 A JP 53060119A JP 6011978 A JP6011978 A JP 6011978A JP S6130757 B2 JPS6130757 B2 JP S6130757B2
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- JP
- Japan
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- potential
- ccd
- region
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/472—Surface-channel CCD
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、入力端からまず直列の転送チヤネル
に信号が入力され、その信号が一斉に多数の並列
チヤネルに移送された後、この並列チヤネル内を
転送され、並列チヤネルの終端において、再び出
力端をもつ別の直列チヤネルに一斉に移送された
後、再び直列チヤネルを転送され出力端で信号が
とり出される構成の、所謂SPS型（シリアル・パ
ラレル・シリアル型）電荷転送装置に関する。
に信号が入力され、その信号が一斉に多数の並列
チヤネルに移送された後、この並列チヤネル内を
転送され、並列チヤネルの終端において、再び出
力端をもつ別の直列チヤネルに一斉に移送された
後、再び直列チヤネルを転送され出力端で信号が
とり出される構成の、所謂SPS型（シリアル・パ
ラレル・シリアル型）電荷転送装置に関する。
第１図ａはSPS型CCDの概念図であり、１は入
力信号が加えられる入力端、２はこれを転送する
入力直列チヤネルCCD、３は入力直列チヤネル
CCD２の電荷を多数本の並列チヤネルCCD４に
移送するタイミングを制御する制御ゲート（以後
第１制御ゲートと称す）、５は出力チヤネルCCD
６に並列チヤネルCCD４からの電荷を移送する
タイミングとポテンシヤルを制御する第２制御ゲ
ート、７は出力直列チヤネルCCD６を介して転
送される信号をとり出す出力端である。第１図ａ
の入力直列チヤネルCCD２と並列チヤネルCCD
４との接続部の一部が８で示した丸でかこまれて
いるが、これを拡大して示した平面図が第１図ｂ
である。
力信号が加えられる入力端、２はこれを転送する
入力直列チヤネルCCD、３は入力直列チヤネル
CCD２の電荷を多数本の並列チヤネルCCD４に
移送するタイミングを制御する制御ゲート（以後
第１制御ゲートと称す）、５は出力チヤネルCCD
６に並列チヤネルCCD４からの電荷を移送する
タイミングとポテンシヤルを制御する第２制御ゲ
ート、７は出力直列チヤネルCCD６を介して転
送される信号をとり出す出力端である。第１図ａ
の入力直列チヤネルCCD２と並列チヤネルCCD
４との接続部の一部が８で示した丸でかこまれて
いるが、これを拡大して示した平面図が第１図ｂ
である。
第１図ｂにおいて、９，１０は入力直列チヤネ
ルCCD２の転送電極であり、この入力直列チヤ
ネルCCD２のチヤネル側辺を規定しているチヤ
ネル・ストツプ領域が１１であり、これは各ビツ
ト毎に並列チヤネルCCD４への接続部となるチ
ヤネル領域１４によつて途切れている。転送電極
は各ビツト毎に１つまたは２つの電極が、前述し
た接続部となるチヤネル領域１４をおおうように
突出し、入力直列チヤネルCCD２からの電荷の
流出部を形成している。この転送電極が１０であ
る。１２は第１制御ゲート３を構成する電極、１
３は並列チヤネルCCD４の転送電極である。第
１図ｂにおいて、入力直列チヤネルCCD２の電
荷流出部（移送領域）となるチヤネル領域１４の
チヤネル幅Ｗの広い場合と狭い場合のポテンシヤ
ル分布を示したのが第２図ａ，ｂである。
ルCCD２の転送電極であり、この入力直列チヤ
ネルCCD２のチヤネル側辺を規定しているチヤ
ネル・ストツプ領域が１１であり、これは各ビツ
ト毎に並列チヤネルCCD４への接続部となるチ
ヤネル領域１４によつて途切れている。転送電極
は各ビツト毎に１つまたは２つの電極が、前述し
た接続部となるチヤネル領域１４をおおうように
突出し、入力直列チヤネルCCD２からの電荷の
流出部を形成している。この転送電極が１０であ
る。１２は第１制御ゲート３を構成する電極、１
３は並列チヤネルCCD４の転送電極である。第
１図ｂにおいて、入力直列チヤネルCCD２の電
荷流出部（移送領域）となるチヤネル領域１４の
チヤネル幅Ｗの広い場合と狭い場合のポテンシヤ
ル分布を示したのが第２図ａ，ｂである。
第２図ａ，ｂにおいて、１５はゲート酸化膜、
１６はポテンシヤル分布を示す線である。その他
の符号数字の説明は第１図ｂと同一である。
１６はポテンシヤル分布を示す線である。その他
の符号数字の説明は第１図ｂと同一である。
今説明の便宜上、入力直列チヤネルCCD２も
並列チヤネルCCD４もＮチヤネル埋込型で構成
されているとする。転送ゲートとなる転送電極１
０に電圧が印加されている場合、これによりポテ
ンシヤルは電荷（電子）に対し深いポテンシヤル
が形成され、電荷流出部となるチヤネル領域１４
が開かれたことになる。しかしチヤネル・ストツ
プ領域１１はゲート電圧が加わつても殆んどポテ
ンシヤルは変らずSi基板のポテンシヤルに近い値
に固定されている。しかも、この高いポテンシヤ
ルが２次元電界分布によつて電荷流出部となるチ
ヤネル領域１４に拡がるため、第２図に示すよう
にチヤネル領域１４のポテンシヤルはチヤネル・
ストツプ領域１１に近づくにしたがつて引上げら
れる。第２図ａに示すようにチヤネル領域１４の
チヤネル幅Ｗが広い場合、その幅Ｗの中央部では
ゲート電圧によつて定る最低ポテンシヤルφ１に
達するが、第２図ｂに示すように幅Ｗが狭くなる
と左右のチヤネル・ストツプ領域１１よりの高い
ポテンシヤルの拡がりが、幅Ｗの中央でも影響し
最低ポテンシヤルがφ２と浅くなり、Δφだけの
差が出来る。
並列チヤネルCCD４もＮチヤネル埋込型で構成
されているとする。転送ゲートとなる転送電極１
０に電圧が印加されている場合、これによりポテ
ンシヤルは電荷（電子）に対し深いポテンシヤル
が形成され、電荷流出部となるチヤネル領域１４
が開かれたことになる。しかしチヤネル・ストツ
プ領域１１はゲート電圧が加わつても殆んどポテ
ンシヤルは変らずSi基板のポテンシヤルに近い値
に固定されている。しかも、この高いポテンシヤ
ルが２次元電界分布によつて電荷流出部となるチ
ヤネル領域１４に拡がるため、第２図に示すよう
にチヤネル領域１４のポテンシヤルはチヤネル・
ストツプ領域１１に近づくにしたがつて引上げら
れる。第２図ａに示すようにチヤネル領域１４の
チヤネル幅Ｗが広い場合、その幅Ｗの中央部では
ゲート電圧によつて定る最低ポテンシヤルφ１に
達するが、第２図ｂに示すように幅Ｗが狭くなる
と左右のチヤネル・ストツプ領域１１よりの高い
ポテンシヤルの拡がりが、幅Ｗの中央でも影響し
最低ポテンシヤルがφ２と浅くなり、Δφだけの
差が出来る。
入力直列チヤネルCCD２の電荷転送の方向に
直角なチヤネル幅は、前述の電荷流出部となるチ
ヤネル領域１４の幅Ｗよりも広いのが普通である
から、第１図ｂの転送電極１０の下のチヤネル内
で場所によつてポテンシヤルが異ることになる。
これを説明する図が第３図で、これは第１図ｂの
Ａ−A′線に沿つて切断したポテンシヤル図であ
る。同図で１５はゲート酸化膜、１６はポテンシ
ヤル分布を示す線、１７は後述する本発明適用時
のポテンシヤル分布を示す線、１８は転送電極１
０の下に残された電荷、１９はチヤネル領域１４
を経て並列チヤネルCCD４の転送電極１３の下
に移送された電荷である。その他の数字は第１図
ｂで説明したのと同様である。第３図で示すよう
に、転送電極１０の中央部のポテンシヤルはφ１
だけ下つているが、端の流出部のポテンシヤルは
第２図ｂで説明したようにΔφだけ浅くなる。こ
のためポテンシヤルの壁がΔφだけ出来ることに
なり、転送電極１０の下にある電荷の一部は１８
に示すように残され、１９に示すように移送され
ない分が生じる。これは入力直列チヤネルCCD
２のダイナミツク・レンジの低下をもたらす。計
算機による解析例ではΔφは3V以上に達する場
合もあることが最近明らかにされている。他方、
埋込み型直列チヤネルCCDの転送電極の下の中
央部のポテンシヤルの電荷のある場合とない場合
との差は、埋込みウエルの濃度や深さによつて異
るが、少ない場合は2V位が限度となる。それ以
上電荷を注入すると電荷はSi−SiO2界面に達する
まで拡がり、正常な埋込み型の動作モードでは動
かず転送効率が劣化する。つまり極端な場合、狭
いチヤネル領域１４の幅Ｗの影響によつて入力直
列チヤネルCCD２の埋込み型チヤネルから並列
チヤネルCCD４へ電荷が移送できなくなる欠点
が生じる。またたとえ移送出来るとしても著しく
ダイナミツク・レンジを損う。
直角なチヤネル幅は、前述の電荷流出部となるチ
ヤネル領域１４の幅Ｗよりも広いのが普通である
から、第１図ｂの転送電極１０の下のチヤネル内
で場所によつてポテンシヤルが異ることになる。
これを説明する図が第３図で、これは第１図ｂの
Ａ−A′線に沿つて切断したポテンシヤル図であ
る。同図で１５はゲート酸化膜、１６はポテンシ
ヤル分布を示す線、１７は後述する本発明適用時
のポテンシヤル分布を示す線、１８は転送電極１
０の下に残された電荷、１９はチヤネル領域１４
を経て並列チヤネルCCD４の転送電極１３の下
に移送された電荷である。その他の数字は第１図
ｂで説明したのと同様である。第３図で示すよう
に、転送電極１０の中央部のポテンシヤルはφ１
だけ下つているが、端の流出部のポテンシヤルは
第２図ｂで説明したようにΔφだけ浅くなる。こ
のためポテンシヤルの壁がΔφだけ出来ることに
なり、転送電極１０の下にある電荷の一部は１８
に示すように残され、１９に示すように移送され
ない分が生じる。これは入力直列チヤネルCCD
２のダイナミツク・レンジの低下をもたらす。計
算機による解析例ではΔφは3V以上に達する場
合もあることが最近明らかにされている。他方、
埋込み型直列チヤネルCCDの転送電極の下の中
央部のポテンシヤルの電荷のある場合とない場合
との差は、埋込みウエルの濃度や深さによつて異
るが、少ない場合は2V位が限度となる。それ以
上電荷を注入すると電荷はSi−SiO2界面に達する
まで拡がり、正常な埋込み型の動作モードでは動
かず転送効率が劣化する。つまり極端な場合、狭
いチヤネル領域１４の幅Ｗの影響によつて入力直
列チヤネルCCD２の埋込み型チヤネルから並列
チヤネルCCD４へ電荷が移送できなくなる欠点
が生じる。またたとえ移送出来るとしても著しく
ダイナミツク・レンジを損う。
上述の説明では埋込み型を例にとつて述べたが
表面型と言えども同様の効果は程度の差はあれ存
在する。しかも高密度集積化が進む程に電極の長
さは小となり、したがつてチヤネル領域１４の幅
Ｗも小となるため、ダイナミツク・レンジの低下
の度合はますます大きくなる。
表面型と言えども同様の効果は程度の差はあれ存
在する。しかも高密度集積化が進む程に電極の長
さは小となり、したがつてチヤネル領域１４の幅
Ｗも小となるため、ダイナミツク・レンジの低下
の度合はますます大きくなる。
本発明は第１の相対的に広いチヤネル幅をもつ
CCDの一端の狭いチヤネル領域を経て、第２の
CCDに電荷を移送する部分を有するCCDのダイ
ナミツク・レンジを拡大することを目的とするも
のである。このための方法としては基本的には第
２図ｂ及び第３図の１７に示したように、電荷流
出部となるチヤネル領域１４のポテンシヤルの壁
の高さΔφを減少せしめるか又は全くなくすれば
よい。
CCDの一端の狭いチヤネル領域を経て、第２の
CCDに電荷を移送する部分を有するCCDのダイ
ナミツク・レンジを拡大することを目的とするも
のである。このための方法としては基本的には第
２図ｂ及び第３図の１７に示したように、電荷流
出部となるチヤネル領域１４のポテンシヤルの壁
の高さΔφを減少せしめるか又は全くなくすれば
よい。
以下本発明を図面と共に実施例に基いて説明す
る。
る。
本発明の一実施例を第４図ａ〜ｃに示す。同図
ａは直列チヤネルCCDと並列チヤネルCCDの接
続部の上面図であり、同図ｂとｃは同図ａのＡ−
A′に沿つての断面図である。第４図ａ〜ｃにお
いて、１５はゲート酸化膜、２１は半導体基板で
あるシリコン基板、２０は転送電極１０の電荷流
出部を含む移送領域を示す。他は第１図ｂで説明
したのと同じである。第４図ａに示すように、移
送領域２０の部分のポテンシヤルを深くするため
の一つの簡単な方法は不純物イオンを注入するこ
とである。表面型CCDの場合は、移送領域２０
が転送電極１０の下の領域より、よりデプレツシ
ヨンにすることである。したがつてＮチヤンネル
の場合はＰ基板であるから例えば燐イオンを注入
すればよい。埋込型Ｎチヤネルの場合は、チヤネ
ルを形成するための転送電極９，１０の下のチヤ
ネル部全面に亘つて例えば燐イオンを注入する
が、移送領域２０に更にチヤネル・ストツプ領域
１１からのポテンシヤルの拡がりを補償するだけ
必要な量を余計に注入すればよい。結局、表面
型、埋込型を問わず、導電チヤネル型式と等しい
導電形式をもたらす不純物イオンを直列CCDの
電荷流出部の少くとも大部分の領域に注入すれば
よい。これの断面図を第４図ｂに示す。この図は
表面型の場合であるが埋込型の場合にも通常の埋
込領域のドーブに加えて第４図ｂの領域に更にイ
オン注入すればよい。
ａは直列チヤネルCCDと並列チヤネルCCDの接
続部の上面図であり、同図ｂとｃは同図ａのＡ−
A′に沿つての断面図である。第４図ａ〜ｃにお
いて、１５はゲート酸化膜、２１は半導体基板で
あるシリコン基板、２０は転送電極１０の電荷流
出部を含む移送領域を示す。他は第１図ｂで説明
したのと同じである。第４図ａに示すように、移
送領域２０の部分のポテンシヤルを深くするため
の一つの簡単な方法は不純物イオンを注入するこ
とである。表面型CCDの場合は、移送領域２０
が転送電極１０の下の領域より、よりデプレツシ
ヨンにすることである。したがつてＮチヤンネル
の場合はＰ基板であるから例えば燐イオンを注入
すればよい。埋込型Ｎチヤネルの場合は、チヤネ
ルを形成するための転送電極９，１０の下のチヤ
ネル部全面に亘つて例えば燐イオンを注入する
が、移送領域２０に更にチヤネル・ストツプ領域
１１からのポテンシヤルの拡がりを補償するだけ
必要な量を余計に注入すればよい。結局、表面
型、埋込型を問わず、導電チヤネル型式と等しい
導電形式をもたらす不純物イオンを直列CCDの
電荷流出部の少くとも大部分の領域に注入すれば
よい。これの断面図を第４図ｂに示す。この図は
表面型の場合であるが埋込型の場合にも通常の埋
込領域のドーブに加えて第４図ｂの領域に更にイ
オン注入すればよい。
第４図ｃは酸化膜厚でポテンシヤル深さを調整
する方法による実施例である。埋込チヤネルでは
同一埋込みウエルの濃度と深さとゲート電圧にお
いて、酸化膜厚の大なる方がポテンシヤルが深
い。ある計算例で、ゲート電圧10Vの場合、3100
Åの酸化膜の下のポテンシヤルは1300Åの下のそ
れよりも約1.5V深い。このポテンシヤルの差
で、第３図にΔφで示したポテンシヤルの壁を補
償することもできる。
する方法による実施例である。埋込チヤネルでは
同一埋込みウエルの濃度と深さとゲート電圧にお
いて、酸化膜厚の大なる方がポテンシヤルが深
い。ある計算例で、ゲート電圧10Vの場合、3100
Åの酸化膜の下のポテンシヤルは1300Åの下のそ
れよりも約1.5V深い。このポテンシヤルの差
で、第３図にΔφで示したポテンシヤルの壁を補
償することもできる。
以上は説明のための例としてSPS構成のCCDに
ついて説明したが、本発明の効果はこれに限定さ
れることなく、第１のCCDのチヤネルの一端が
狭められ、これを経由して第２のCCDに電荷が
移送される構成をもつ全ての構成のCCDに対し
ても効果があることは明らかである。
ついて説明したが、本発明の効果はこれに限定さ
れることなく、第１のCCDのチヤネルの一端が
狭められ、これを経由して第２のCCDに電荷が
移送される構成をもつ全ての構成のCCDに対し
ても効果があることは明らかである。
さて、第４図ａに示す実施例を埋込型直列チヤ
ネルについて具体的に製造する方法として、すで
に述べたようにイオン注入を２回行つて埋込型チ
ヤネル領域を形成することができるが、第５図に
示す方法では一回のイオン注入で実現することが
できる。第５図で３１は半導体基板であるシリコ
ン基板、３２は第１のイオン注入に対するマスク
材でSiO2やSi3N4その他の材料例えばオート・レ
ジスト膜や他の絶縁膜或いは導体膜であつてもよ
い。この第１のマスク材３２の厚みｄは注入する
イオンのその物質に対する飛程に近い厚みである
必要がある。同図３３は第２のイオン注入に対す
るマスク材であつて、第１のマスク材３２の材料
と同一であつても異つていてもよい。この第２の
マスク材３３の厚さＤは注入イオンを通過せしめ
ない位充分厚い必要がある。通常のホト・リソ工
程によつて第５図に示すような断面構造を形成し
たうえ、イオン注入すると、第５図の開口部３４
には単位面積あたり注入ドーズ量と等しいだけSi
基板に注入される。しかし膜厚ｄの領域では注入
イオンの一部は膜中に捕えられ、シリコン基板３
１には残り部分が注入される結果、３５の点線で
示したようなイオン濃度の分布が得られる。この
イオンをドライブインして埋込チヤネル領域を形
成することによつて、すでに述べた直列チヤネル
CCDの電荷流出部の狭いチヤネル領域のポテン
シヤルの壁を低減又は消滅せしめることができ
る。
ネルについて具体的に製造する方法として、すで
に述べたようにイオン注入を２回行つて埋込型チ
ヤネル領域を形成することができるが、第５図に
示す方法では一回のイオン注入で実現することが
できる。第５図で３１は半導体基板であるシリコ
ン基板、３２は第１のイオン注入に対するマスク
材でSiO2やSi3N4その他の材料例えばオート・レ
ジスト膜や他の絶縁膜或いは導体膜であつてもよ
い。この第１のマスク材３２の厚みｄは注入する
イオンのその物質に対する飛程に近い厚みである
必要がある。同図３３は第２のイオン注入に対す
るマスク材であつて、第１のマスク材３２の材料
と同一であつても異つていてもよい。この第２の
マスク材３３の厚さＤは注入イオンを通過せしめ
ない位充分厚い必要がある。通常のホト・リソ工
程によつて第５図に示すような断面構造を形成し
たうえ、イオン注入すると、第５図の開口部３４
には単位面積あたり注入ドーズ量と等しいだけSi
基板に注入される。しかし膜厚ｄの領域では注入
イオンの一部は膜中に捕えられ、シリコン基板３
１には残り部分が注入される結果、３５の点線で
示したようなイオン濃度の分布が得られる。この
イオンをドライブインして埋込チヤネル領域を形
成することによつて、すでに述べた直列チヤネル
CCDの電荷流出部の狭いチヤネル領域のポテン
シヤルの壁を低減又は消滅せしめることができ
る。
本発明は上記各実施例の他の移送領域上のゲー
ト電極の金属を選択することにより、仕事関数の
差を利用してポテンシヤルを深めることもできる
し、また、例えばＮ型基板の場合、（100）面より
（111）面の方が界面電荷が多いのを利用して、移
送領域上の基板を（111）面としてポテンシヤル
を深くすることもできる。
ト電極の金属を選択することにより、仕事関数の
差を利用してポテンシヤルを深めることもできる
し、また、例えばＮ型基板の場合、（100）面より
（111）面の方が界面電荷が多いのを利用して、移
送領域上の基板を（111）面としてポテンシヤル
を深くすることもできる。
以上にのべた構成や方法によつて、チヤネル幅
が部分的に狭くなつている場合、チヤネル・スト
ツプ領域の高い電位の影響を受けて、狭いチヤネ
ルのポテンシヤルの底が吊り上げられる効果を防
ぎ、SPS構造のCCDのダイナミツク・レンジを著
しく改善することができる。更に高密度化にとも
ない、チヤネル幅が数ミクロンの程度になると、
前述のつりあげ効果によるポテンシヤルの壁の高
さが非常に寸法に敏感になる。一方、第１図ａに
示したように多数の並列チヤネルを設けた構造で
は、第１図ｂの電荷流出部となるチヤネル領域１
４のチヤネル幅Ｗがホトエツチングその他のむら
により各並列チヤネル毎に異なることもありう
る。このような場合、各並列チヤネル毎のポテン
シヤルの壁の高さΔφの不均一は、出力端の信号
に固定パターン・ノイズを生じる原因となる。し
たがつて本発明によつてその原因の除去が可能と
なるため、電荷転送装置のノイズを減少せしめる
著しい効果をも併せてもつ。
が部分的に狭くなつている場合、チヤネル・スト
ツプ領域の高い電位の影響を受けて、狭いチヤネ
ルのポテンシヤルの底が吊り上げられる効果を防
ぎ、SPS構造のCCDのダイナミツク・レンジを著
しく改善することができる。更に高密度化にとも
ない、チヤネル幅が数ミクロンの程度になると、
前述のつりあげ効果によるポテンシヤルの壁の高
さが非常に寸法に敏感になる。一方、第１図ａに
示したように多数の並列チヤネルを設けた構造で
は、第１図ｂの電荷流出部となるチヤネル領域１
４のチヤネル幅Ｗがホトエツチングその他のむら
により各並列チヤネル毎に異なることもありう
る。このような場合、各並列チヤネル毎のポテン
シヤルの壁の高さΔφの不均一は、出力端の信号
に固定パターン・ノイズを生じる原因となる。し
たがつて本発明によつてその原因の除去が可能と
なるため、電荷転送装置のノイズを減少せしめる
著しい効果をも併せてもつ。
第１図ａ，ｂはSPS・CCDの概略平面図及び拡
大平面図、第２図ａ，ｂはチヤネル・ストツプ領
域からのポテンシヤルの拡がりを説明する図、第
３図はチヤネル・ストツプ領域のポテンシヤルの
拡がりによつて、直列チヤネルCCDからの電荷
流出部にポテンシヤルの壁が出来ることを説明す
る図、第４図ａ〜ｃは本発明の一実施例を示す要
部平面図及断面図、第５図は本発明を実施する場
合の一製造方法の説明図である。 １……入力端、２……入力直列チヤネル
CCD、３，５……制御ゲート、４……並列チヤ
ネルCCD、６……出力直列チヤネルCCD、７…
…出力端、９，１０，１３……転送電極、１１…
…チヤネル・ストツプ領域、１２……制御ゲート
電極、１４……チヤネル領域、１５……ゲート酸
化膜、２０……移送領域、２１，３１……半導体
基板。
大平面図、第２図ａ，ｂはチヤネル・ストツプ領
域からのポテンシヤルの拡がりを説明する図、第
３図はチヤネル・ストツプ領域のポテンシヤルの
拡がりによつて、直列チヤネルCCDからの電荷
流出部にポテンシヤルの壁が出来ることを説明す
る図、第４図ａ〜ｃは本発明の一実施例を示す要
部平面図及断面図、第５図は本発明を実施する場
合の一製造方法の説明図である。 １……入力端、２……入力直列チヤネル
CCD、３，５……制御ゲート、４……並列チヤ
ネルCCD、６……出力直列チヤネルCCD、７…
…出力端、９，１０，１３……転送電極、１１…
…チヤネル・ストツプ領域、１２……制御ゲート
電極、１４……チヤネル領域、１５……ゲート酸
化膜、２０……移送領域、２１，３１……半導体
基板。
Claims (1)
- 【特許請求の範囲】 １ 第１の電荷転送素子を転送されてきた電荷
が、前記第１の電荷転送素子のチヤネル幅よりも
狭いチヤネル幅を有する移送領域を経て、第２の
電荷転送素子へ移送されてなる電荷転送装置にお
いて、前記移送領域の方が他の転送領域よりもポ
テンシヤルが深くせしめられるための手段とし
て、前記移送領域の不純物濃度が他の転送領域の
不純物濃度より大きい構造を用いてなる電荷転送
装置。 ２ 第１の電荷転送素子を転送されてきた電荷
が、前記第１の電荷転送素子のチヤネル幅よりも
狭いチヤネル幅を有する移送領域を経て、第２の
電荷転送素子へ移送されてなる電荷転送装置にお
いて、前記移送領域の方が他の転送領域よりもポ
テンシヤルが深くせしめられるための手段とし
て、前記移送領域上の絶縁膜の厚さを、他の領域
上の絶縁膜の厚さよりも厚くした構造を用いてな
る電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011978A JPS54150983A (en) | 1978-05-19 | 1978-05-19 | Charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011978A JPS54150983A (en) | 1978-05-19 | 1978-05-19 | Charge transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54150983A JPS54150983A (en) | 1979-11-27 |
| JPS6130757B2 true JPS6130757B2 (ja) | 1986-07-15 |
Family
ID=13132907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6011978A Granted JPS54150983A (en) | 1978-05-19 | 1978-05-19 | Charge transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54150983A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11409197B2 (en) | 2018-12-21 | 2022-08-09 | Samsung Sdi Co., Ltd. | Hardmask composition, hardmask layer and method of forming patterns |
-
1978
- 1978-05-19 JP JP6011978A patent/JPS54150983A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11409197B2 (en) | 2018-12-21 | 2022-08-09 | Samsung Sdi Co., Ltd. | Hardmask composition, hardmask layer and method of forming patterns |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54150983A (en) | 1979-11-27 |
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