JPS6131634B2 - - Google Patents
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- Publication number
- JPS6131634B2 JPS6131634B2 JP52037877A JP3787777A JPS6131634B2 JP S6131634 B2 JPS6131634 B2 JP S6131634B2 JP 52037877 A JP52037877 A JP 52037877A JP 3787777 A JP3787777 A JP 3787777A JP S6131634 B2 JPS6131634 B2 JP S6131634B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- region
- fet
- layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタ（Ｊ−
FET）とバイポーラトランジスタとを同一チツ
プ内に得る半導体装置の製造方法に関するもので
あり、次にあげる特徴を実現するものである。
FET）とバイポーラトランジスタとを同一チツ
プ内に得る半導体装置の製造方法に関するもので
あり、次にあげる特徴を実現するものである。
通常のバイポーラICとくらべて、マスク合
せ工程、不純物導入工程が各１工程増加するだ
けである。
せ工程、不純物導入工程が各１工程増加するだ
けである。
Ｊ−FETの特性の制御と、バイポーラトラ
ンジスタの特性の制御とがそれぞれ独立に行な
える。
ンジスタの特性の制御とがそれぞれ独立に行な
える。
Ｊ−FETのチヤンネル巾はエピタキシヤル
成長層厚さに依存しない。
成長層厚さに依存しない。
Ｊ−FETのチヤンネルはシリコン表面から
離れており、表面現象に起因する雑音がない。
離れており、表面現象に起因する雑音がない。
まず、Ｊ−FETとバイポーラ・トランジスタ
とを同一チツプ内に得る構成法として、従来から
用いられるものとしては、 従来例 １ トランジスタのエミツタｅ拡散直下のＰ形ベー
ス層ｂをチヤネルch1として利用するもの（第１
図）。
とを同一チツプ内に得る構成法として、従来から
用いられるものとしては、 従来例 １ トランジスタのエミツタｅ拡散直下のＰ形ベー
ス層ｂをチヤネルch1として利用するもの（第１
図）。
従来例 ２
表面近傍にチヤネル領域ch2を薄く構成するも
の（第２図）。
の（第２図）。
従来例 ３
エピタキシヤル層のうち、基板と拡散とにはさ
まれた狭い領域をチヤネルch3として利用するも
の（第３図）。
まれた狭い領域をチヤネルch3として利用するも
の（第３図）。
等があげられるが、それぞれ次の様な欠点を有し
ている。なお、１，２，３図においてＳ，Ｄは
SiO2膜を選択的に除去して形成されたソース、
ドレイン電極である。
ている。なお、１，２，３図においてＳ，Ｄは
SiO2膜を選択的に除去して形成されたソース、
ドレイン電極である。
さて、従来例１のＪ−FETのチヤネル巾は、
〓〓〓〓
ベース拡散深さとの差として決まるものであり、
そのためチヤネル巾の制御性は悪く、ＩDSSのバ
ラツキも大きい。また、チヤネル部はnpnトラン
ジスタのベースでもあるため、Ｊ−FETとして
の最適条件と、npnバイポーラTrとしての最適条
件とは一致せず、いずれかの特性を犠性にする
か、適当な妥協点に設計せざるを得ない。
〓〓〓〓
ベース拡散深さとの差として決まるものであり、
そのためチヤネル巾の制御性は悪く、ＩDSSのバ
ラツキも大きい。また、チヤネル部はnpnトラン
ジスタのベースでもあるため、Ｊ−FETとして
の最適条件と、npnバイポーラTrとしての最適条
件とは一致せず、いずれかの特性を犠性にする
か、適当な妥協点に設計せざるを得ない。
従来例２は、表面近傍に浅いチヤネル層を形成
しているため、従来例１でのべた欠点は回避され
ているが、表面近傍にチヤネルが形成されている
ため、表面現象にもとづく雑音の発生があり、多
数キヤリヤを利用することによる本質的な低雑音
性というＪ−FETの長所を半減している。
しているため、従来例１でのべた欠点は回避され
ているが、表面近傍にチヤネルが形成されている
ため、表面現象にもとづく雑音の発生があり、多
数キヤリヤを利用することによる本質的な低雑音
性というＪ−FETの長所を半減している。
従来例３は、Ｊ−FETのチヤネル巾は、エピ
タキシヤル厚さと、拡散深さとの差を利用してい
るため、それぞれのバラツキがチヤネル巾のバラ
ツキとなり、チヤネル巾の制御性が悪く、ＩDSS
のバラツキも大きい。
タキシヤル厚さと、拡散深さとの差を利用してい
るため、それぞれのバラツキがチヤネル巾のバラ
ツキとなり、チヤネル巾の制御性が悪く、ＩDSS
のバラツキも大きい。
本発明は、上述した事情に鑑み、前述した特徴
を実現する構造を提案するものであり、以下、実
施例を用いて、詳細に説明する。
を実現する構造を提案するものであり、以下、実
施例を用いて、詳細に説明する。
第４図Ａ〜Ｇは本発明の一実施例にかかる半導
体集積回路を製造するプロセスの概略を示した断
面図であり、第５図は、同じ実施例の平面概念図
である。
体集積回路を製造するプロセスの概略を示した断
面図であり、第５図は、同じ実施例の平面概念図
である。
以下製造プロセス順に説明する。本実施例では
npnトランジスタとｐ−ch Ｊ−FETともそれぞ
れ左側と右側に、互いに分離して形成している。
第４図Ａにおいて１はＰ形シリコン基板であり、
不純物としてボロンを１×1015cm-3程度含んでい
る。酸化膜２１をマスクとしてアンチモンを２×
1019cm-3程度を含んだn+形埋込層３，４を形成す
る。
npnトランジスタとｐ−ch Ｊ−FETともそれぞ
れ左側と右側に、互いに分離して形成している。
第４図Ａにおいて１はＰ形シリコン基板であり、
不純物としてボロンを１×1015cm-3程度含んでい
る。酸化膜２１をマスクとしてアンチモンを２×
1019cm-3程度を含んだn+形埋込層３，４を形成す
る。
次に同Ｂに示すように、酸化膜２２をマスクと
してボロンを１×1017cm-3程度含んだ領域５，６
を形成する。５はn+形領域３内に形成されるた
め、Ｐ形には反転しない。またＰ形基板内に形成
されるため、Ｐ形のままである。
してボロンを１×1017cm-3程度含んだ領域５，６
を形成する。５はn+形領域３内に形成されるた
め、Ｐ形には反転しない。またＰ形基板内に形成
されるため、Ｐ形のままである。
次に同図Ｃに示す様に全面にリンを１×1016cm
-3程度含んだ３μ程度の厚さのｎ形エピタキシヤ
ル層７を形成する。
-3程度含んだ３μ程度の厚さのｎ形エピタキシヤ
ル層７を形成する。
次に同図Ｄに示す様に酸化膜２３をマスクとし
てボロンを２×1018cm-3程度含んだＰ形領域８，
９，１０を形成する。このとき、ドライブイン工
程により領域５，６よりボロンがエピタキシヤル
層７内に拡散し、それぞれＰ形領域５１，６１を
形成する。５１，６１の厚さは約0.5μまたＰ形
領域８，９，１０の拡散深さはいずれも2.5μ〜
3.0μであり、８，９はそれぞれ５１の両端部と
つながり、また１０は６１とつながつている。５
１がＪ−FETのチヤネル領域、８，９がそれぞ
れソース、ドレイン部となり、ｐ−ch Ｊ−FET
が構成され、また６１と１０とで分離領域が形成
され、各島領域が電気的に分離される。このとき
埋込層３，４は高濃度の不純物を含んでいるが、
不純物がアンチモンであり、拡散係数がボロンに
比して小さいため、エピタキシヤル層７１，７２
への拡散は無視しうる。
てボロンを２×1018cm-3程度含んだＰ形領域８，
９，１０を形成する。このとき、ドライブイン工
程により領域５，６よりボロンがエピタキシヤル
層７内に拡散し、それぞれＰ形領域５１，６１を
形成する。５１，６１の厚さは約0.5μまたＰ形
領域８，９，１０の拡散深さはいずれも2.5μ〜
3.0μであり、８，９はそれぞれ５１の両端部と
つながり、また１０は６１とつながつている。５
１がＪ−FETのチヤネル領域、８，９がそれぞ
れソース、ドレイン部となり、ｐ−ch Ｊ−FET
が構成され、また６１と１０とで分離領域が形成
され、各島領域が電気的に分離される。このとき
埋込層３，４は高濃度の不純物を含んでいるが、
不純物がアンチモンであり、拡散係数がボロンに
比して小さいため、エピタキシヤル層７１，７２
への拡散は無視しうる。
次に同図Ｅに示すように、酸化膜２４をマスク
としてボロンを５×1018程度含む領域１１を形成
する。１１の拡散深さは1.5μ程度であり、npn
トランジスタのベースとなる。
としてボロンを５×1018程度含む領域１１を形成
する。１１の拡散深さは1.5μ程度であり、npn
トランジスタのベースとなる。
次に同図Ｆに示すように、酸化膜２５をマスク
としてリンを１×1020cm-3程度含む領域１２，１
３，１４を形成する。１２はＰ形ベース領域１１
の内部に形成されてエミツタとなり、１３，１４
はそれぞれｎ形領域７１，７２に対するコンタク
ト取出用n+拡散である。
としてリンを１×1020cm-3程度含む領域１２，１
３，１４を形成する。１２はＰ形ベース領域１１
の内部に形成されてエミツタとなり、１３，１４
はそれぞれｎ形領域７１，７２に対するコンタク
ト取出用n+拡散である。
このあと同図Ｇに示すように酸化膜２６に開け
られた窓を介して電極１５，１６，１７，１８，
２０が取付けられ、それぞれＪ−FETのソー
ス、ドレイン、ゲートおよびnpnトランジスタの
エミツタ、ベース、コレクタの電極となる。
られた窓を介して電極１５，１６，１７，１８，
２０が取付けられ、それぞれＪ−FETのソー
ス、ドレイン、ゲートおよびnpnトランジスタの
エミツタ、ベース、コレクタの電極となる。
第４図の構造の平面概念図を第５図に示す。図
中の番号は第４図のそれと対応するので説明は省
略する。
中の番号は第４図のそれと対応するので説明は省
略する。
なお、第４図Ｃにおいて、エピタキシヤル層７
の形成時に、その結晶性を改善するため、Hclエ
チング等を実施することによりボロンを含む領域
５，６のポロン量が変化し、チヤネル巾あるいは
ＩDSSの制御性を悪くすることがある。これを改
善する一つの方法は５，６の領域形成にボロンを
イオン注入し、不純物の分布のピークを表面より
若干内側に入れる方法を用いればよい。
の形成時に、その結晶性を改善するため、Hclエ
チング等を実施することによりボロンを含む領域
５，６のポロン量が変化し、チヤネル巾あるいは
ＩDSSの制御性を悪くすることがある。これを改
善する一つの方法は５，６の領域形成にボロンを
イオン注入し、不純物の分布のピークを表面より
若干内側に入れる方法を用いればよい。
以上の実施例で説明したごとく、本発明は拡散
係数の小さな不純物を高濃度に含む埋込領域から
エピタキシヤル成長層内に拡散してくる反応伝導
形不純物によつて形成される低濃度薄層でチヤネ
〓〓〓〓
ル領域を形成するものである。
係数の小さな不純物を高濃度に含む埋込領域から
エピタキシヤル成長層内に拡散してくる反応伝導
形不純物によつて形成される低濃度薄層でチヤネ
〓〓〓〓
ル領域を形成するものである。
以上実施例による説明でもわかる様に本発明
は、通常のバイポーラICとくらべてマスク工
程、不純物導入工程がそれぞれ各１回増加するだ
けで、npnトランジスタの特性とは無関係にＪ−
FETの特性がコントロール出来る。さらに本発
明によれば、チヤネル巾をきめるのは１回の拡散
工程であり、またエピタキシヤル層の厚さのバラ
ツキがＩDSSに効かない。そしてチヤネルが表面
から離れており、表面現象によるノイズの発生が
なく、本発明は半導体集積回路におけるＪ−
FETの作成に大きく寄与するものである。
は、通常のバイポーラICとくらべてマスク工
程、不純物導入工程がそれぞれ各１回増加するだ
けで、npnトランジスタの特性とは無関係にＪ−
FETの特性がコントロール出来る。さらに本発
明によれば、チヤネル巾をきめるのは１回の拡散
工程であり、またエピタキシヤル層の厚さのバラ
ツキがＩDSSに効かない。そしてチヤネルが表面
から離れており、表面現象によるノイズの発生が
なく、本発明は半導体集積回路におけるＪ−
FETの作成に大きく寄与するものである。
第１図〜第３図は従来のＪ−FETの構造例の
断面図、第４図Ａ〜Ｇは本発明の一実施例にかか
る半導体集積回路の製造工程図、第５図は第４図
の実施例の平面概念図である。 １……Ｐ形シリコン基板、３……アンチモンを
含んだ埋込層、５……ボロンを含んだ領域、７…
…ｎ形エピタキシアル層、８，９……Ｐ形領域、
５１……Ｐ形領域（チヤネル領域）。 〓〓〓〓〓
断面図、第４図Ａ〜Ｇは本発明の一実施例にかか
る半導体集積回路の製造工程図、第５図は第４図
の実施例の平面概念図である。 １……Ｐ形シリコン基板、３……アンチモンを
含んだ埋込層、５……ボロンを含んだ領域、７…
…ｎ形エピタキシアル層、８，９……Ｐ形領域、
５１……Ｐ形領域（チヤネル領域）。 〓〓〓〓〓
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に、その一主面から選択的に一
方の導電形の第１の不純物を高濃度含む第１の埋
込領域を形成し、この第１の埋込領域内に選択的
に前記第１の不純物よりも拡散係数の大なる他方
の導電形の第２の不純物を含む第２の埋込領域を
形成し、前記基板の一主面上に前記一方の導電形
のエピタキシヤル成長層を形成し、前記エピタキ
シヤル成長層内に拡散した前記第２の不純物によ
り形成された低濃度拡散層よりなる接合形電界効
果トランジスタのチヤンネル領域を形成し、前記
エピタキシヤル成長層の表面から、選択的に前記
接合形電界効果トランジスタのソース、ドレイン
領域及び分離領域を形成し、前記エピタキシヤル
成長層の接合形電界効果トランジスタ形成部以外
の部分にバイポーラトランジスタを形成してなる
半導体装置の製造方法。 ２ 第１の不純物をアンチモンとし、第２の不純
物をボロンとしたことを特徴とする特許請求の範
囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3787777A JPS53123087A (en) | 1977-04-01 | 1977-04-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3787777A JPS53123087A (en) | 1977-04-01 | 1977-04-01 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53123087A JPS53123087A (en) | 1978-10-27 |
| JPS6131634B2 true JPS6131634B2 (ja) | 1986-07-21 |
Family
ID=12509752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3787777A Granted JPS53123087A (en) | 1977-04-01 | 1977-04-01 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53123087A (ja) |
-
1977
- 1977-04-01 JP JP3787777A patent/JPS53123087A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53123087A (en) | 1978-10-27 |
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