JPS6132990B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は文字パターンの種々の出力形態が要求
される印字装置に好適な印字パターン変換装置に
関する。

一般に、オフイスコンピユータ等の情報機器、
たとえばワードプロセツサ等には、表示装置たと
えばラスタスキヤン方式のCRT表示装置、およ
び印字装置たとえば高速のシリアルワイヤードツ
トプリンタが備えられている。しかして所定の文
字あるいは記号等を表示もしくは印字する場合、
ドツトマトリクス構成の対応する文字パターン
が。CRT表示装置もしくは印字装置に出力され
る。上記文字パターンは、通常RAM（ランダム
アクセスメモリ）などで構成される文字パターン
メモリ（いわゆるキヤラクタジユネレータ）に格
納されている。

ところで、表示および印字の場合における文字
パターンの出力形態は異なるのが一般的であり、
その詳細を24×24ドツトマトリクス構成の漢字パ
ターンを例にとり説明する。すなわち、一般に漢
字パターンは複雑なので、いくつかに分割されて
処理される。たとえば文字「文」は第１図に示す
如く72個の分割パターン０ａ〜７１ａに分割され
る。この場合１個の分割パターンは８ビツトで構
成される。そして、72個の分割パターン０ａ〜７
１ａは第２図に示す如く、文字パターンメモリの
連続するアドレス位置に格納される。このように
格納される72個の分割パターン０ａ〜７１ａは、
分割パターン１ａ，…，分割パターン７１ａの順
で文字パターンメモリより読み出される。したが
つて、第１図からも明らかなように、分割パター
ン０ａ〜７１ａはたとえばCRT表示装置に文字
「文」を表示する場合に用いられる。

一方、たとえば縦方向に印字ピンが並んでいる
シリアルワイヤードツトプリンタによつて文字
「文」を横書き印字するためには、第３図に示す
ように72個の分割パターン０ｂ〜７１ｂに分割さ
れた文字パターンを用いる必要がある。同じく、
文字「文」を縦書き印字するためには、第４図に
示すよう72個の分割パターン０ｃ〜７１ｃに分割
された文字パターンを用いる必要がある。

したがつて、表示および横書き印字、更には縦
書き印字を行なうためには、文字パターンメモリ
内に１文字当り３種の文字パターン（CRT表示
用、横書き印字用、縦書き印字用の文字パター
ン）を格納しておかなければならない。このた
め、特に漢字パターンなど、１文字当り多くのパ
ターンメモリ容量が必要とされる文字パターンを
取り扱う情報機器において、文字パターンメモリ
のメモリ容量は極めて大きなものとなる。すなわ
ち、文字パターンメモリのコストは非常に高価な
ものとなつてしまう。

本発明は上記事情に鑑みてなされたものでその
目的は、特定の出力形態で文字パターンメモリら
出力される文字パターンの配列を変換し、特に縦
書き印字に適合する印字用文字パターンの出力を
可能とする印字パターン変換装置を提供すること
にある。

以下、本発明の一実施例を図面を参照して説明
する。

第５図は本発明の一実施例に係る印字パターン
変換装置１１の構成を示すブロツク図である。図
において、符号１２は文字パターンメモリであ
る。この文字パターンメモリ１２には、漢字、英
数字、記号等の種々の文字パターンが、たとえば
第１図で示される分割文字パターンの形で第２図
に示した如く格納されている。すなわち、本発明
の実施例において、文字パターンメモリ１２に
は、表示装置たとえばCRT表示装置に適合する
ように文字パターンが格納されている。いいかえ
れば、文字パターンメモリ１２の出力形態は、
CRT表示装置への文字パターンの出力形態に適
合している。

符号１３は文字パターンメモリ１２から読出さ
れる文字パターンを所定のメモリ領域に保持する
とともに、印字装置（図示せず）へ出力する印字
データを保持するバツフアメモリである。符号１
４はバツフアメモリ１３に対するアクセスを行な
う。メモリアクセス制御部である。このメモリア
クセス制御部１４はバツフアメモリ制御回路１５
により指定されるメモリアドレスシーケンスによ
りバツフアメモリ１３に対する書込み、読出しを
行なう。バツフアメモリ制御回路１５は文字パタ
ーンメモリ１２に対する文字パターン転送要求、
後述するモードセツトフリツプフロツプ２３，２
４，２５の制御、および上記アクセス制御部１４
の制御などを行なうものである。

符号１６はバツフアメモリ１３の読出し出力を
印字装置（図示せず）またはレジスタ１７へ切り
換え出力するデマルチプレクサである。このデマ
ルチプレクサ１６は、後述するモードセツトフリ
ツプフロツプ２３がセツト状態にある時バツフア
メモリ１３の読出し出力をレジスタ１７へ送出す
る。一方、モードセツトフリツプフロツプ２３が
リセツト状態にある時、デマルチプレクサ１６は
上記読出し出力を印字装置へ送出する。

レジスタ１７は並列入出力および直列出力（シ
フトアツプ、シフトダウン）が可能なパターン変
換用のたとえば８ビツトシフトレジスタである。
このレジスタ１７はバツフアメモリ制御回路１５
により制御され、縦書き印字を行なう場合にはシ
フトダウン動作を、横書き印字を行なう場合には
シフトアツプ動作を行なう。符号１８はレジスタ
１７のシフイアツプ動作に伴う１ビツトのオーバ
フローデータ（以下シフトアツプデータと称す
る）を保持する１ビツトレジスタである。符号１
９は、レジスタ１７のシフトダウン動作にオーバ
フローデータ（以下シフトダウンデータと称す
る）およびレジスタ１８の保持データのいずれた
一方を選択的に出力するセレクタである。このセ
レクタ１９は、後述するモードセツトフリツプフ
ロツプ２４がセツト状態にある時、シフトダウン
データを選択的に送出する。一方、モードセツト
フリツプフロツプ２４がリセツト状態にある時、
セレクタ１９はレジスタ１８の保持データを選択
的に出力する。

符号２０はパターン変換用のレジスタである。
このレジスタ２０は直列入力および並列出力が可
能なたとえば８ビツトシフトレジスタである。レ
ジスタ２０はセレクタ１９の出力を最下位ビツト
位置から直列入力するとともに、８ビツトが入力
された時点で並列出力する。符号２１は、レジス
タ１７の並列出力データおよびレジスタ２０の並
列出力データのいずれか一方を選択的に出力する
セレクタである。このセレクタ２１は、後述する
モードセツトフリツプフロツプ２５がセツト状態
にある時、レジスタ２０の並列出力データを選択
的に出力する。一方、モードセツトフリツプフロ
ツプ２５がリセツト状態にある時、セレクタ２１
はレジスタ１７の並列出力データを選択的に出力
する。

符号２２は文字パターンメモリ１２の読出し出
力およびセレクタ２１の出力のいずれか一方を選
択的に前記バツフアメモリ１３へ出力するセレク
タである。このセレクタ２２はモードセツトフリ
ツプフロツプ２３がセツト状態にある時、セレク
タ２１の出力を選択し、リセツト状態にある時、
文字パターンメモリ１２の出力を選択する。

モードセツトフリツプフロツプ２３はパターン
変換モードの指定を行なうもので、前記バツフア
メモリ制御回路１５によつて制御されるフリツプ
フロツプ回路である。このモードセツトフリツプ
フロツプ２３はパターン変換実行中セツトされ、
それ以外の期間中リセツトされる。また、モード
セツトフリツプフロツプ２４はパターン変換方式
の指定を行なうもので、前記バツフアメモリ制御
回路１５によつて制御されるフリツプフロツプ回
路である。このモードセツトフリツプフロツプ２
４は縦書き印字パターン変換指定時セツトされ、
横書き印字パターン変換指定時リセツトされる。
更に、モードセツトフリツプフロツプ２５はバツ
フアメモリ１３に書き込むべきデータが保持され
ているレジスタを指定するためのもので、前記バ
ツフアメモリ制御回路１５によつて制御されるフ
リツプフロツプ回路である。このモードセツトフ
リツプフロツプ２５は、パターン変換後の縦書き
または横書き印字データの書き込み指定時セツト
され、所定ビツト数たとえば８ビツト（１バイト
分）を書き込み終了後リセツトされる。

次に、このように構成される印字パターン変換
装置１１の動作を説明する。まず、第３図に示さ
れる文字パターンの出力順を実現する場合、すな
わち横書き印字パターンを出力する場合について
説明する。たとえば、バツフアメモリ制御回路１
５から文字パターンメモリ１２に対して読出し命
令が出されたものとする。これにより対応する文
字パターンが第１図に示される出力順で１バイト
毎読出される。この時、モードセツトフリツプフ
ロツプ２３はリセツトされており、これによりセ
レクタ２２は文字パターンメモリ１２の読出し出
力を選択的にバツフアメモリ１３へ送出する。

一方、バツフアメモリ制御回路１５はメモリア
クセス制御部１４に対し、メモリアドレスシーケ
ンスの指定を行なう。これによりメモリアクセス
制御部１４は、文字パターンメモリ１２の読出し
出力に同期して書込みパルスおよびアドレスデー
タをバツフアメモリ１３へ送出する。しかして、
文字パターンメモリ１２から読出された文字パタ
ーンは、バツフアメモリ１３の所定メモリ領域
に、第２図に示されるように書込まれる。

次に、バツフアメモリ制御回路１５は、パター
ン変換モードを指定するためにモードセツトフリ
ツプフロツプ２３をセツトする。これによりバツ
フアメモリ１３の読出し出力は、デマルチプレク
サ１６によりレジスタ１７へ送出されることによ
る。一方、メモリアクセス制御部１４はバツフア
メモリ制御回路１５の指令に応じ、バツフアメモ
リ１３に対して横書き印字パターン変換に対応す
るメモリアクセスシーケンスを送出する。これに
よりバツフアメモリ１３から、まず１バイトの先
頭データすなわち第１図、第２図に示される分割
文字パターン０ａが出力される。この分割文字パ
ターン０ａはデマルチプレクサ１６を介してレジ
スタ１７は並列入力される。しかる後、レジスタ
１７は１ビツトだけシフトアツプ動作し、これに
よりシフトアツプデータすなわち１バイトの分割
文字パターン０ａの最上位ビツトはレジスタ１８
に保持される。

横書き印字パターン変換の場合、モードセツト
フリツプフロツプ２４はリセツト状態にある。し
かして、セレクタ１９は、レジスタ１８の保持デ
ータすなわち分割文字パターン０ａの最上位ビツ
トを、レジスタ２０に選択的に出力する。そし
て、分割文字パターン０ａの最上位ビツトは、レ
ジスタ２０の直列入力され、その最下位ビツト位
置に保持される。その後、上述した動作が分割文
字パターン３ａ，６ａ，９ａ，１２ａ，１５ａ，
１８ａ，２１ａについて順次繰り返し行なわれ
る。そして、各分割文字パターンの最上位ビツト
がレジスタ２０に順次入力される毎に、レジスタ
２０はシフトアツプ動作を行なう。したがつて、
分割文字パターン２１Ａの最上位ビツトがレジス
タ２０に入力された時点では、レジスタ２０の最
上位ビツト位置に分割文字パターン０ａの最上位
ビツトが、レジスタ２０の最下位ビツト位置に分
割文字パターン２１ａの最上位ビツトが保持され
ている。すなわち、レジスタ２０に保持されてい
る１バイトのデータは、第３図に示される分割文
字パターン０ｂであり、横出き印字用のパターン
変換が行なわれることになる。レジスタ２０に１
バイトのデータが保持された時点で、バツフアメ
モリ制御回路１５はモードセツトフリツプフロツ
プ２５をセツトする。これによりセレクタ２１は
レジスタ２０の保持データをセレクタ２２へ選択
的に出力する。セレクタ２２は、モードセツトフ
リツプフロツプ２３のセツト状態に応じて、セレ
クタ２１の出力データをバツフアメモリ１３へ送
出する。そして、セレクタ２１の出力データすな
わち分割文字パターン０ｂは、バツフアメモリ１
３の所定メモリ領域における先頭アドレスに書込
まれる。

モードセツトフリツプフロツプ２５は、上述し
たレジスタ２０の保持データをバツフアメモリ１
３に書込む時を除きリセツトされている。すなわ
ち、セレクタ２１は上記書込み時を除く期間、レ
ジスタ１７の保持データを選択的に出力する。そ
して、本発明の実施例では、レジスタ１７の保持
データは、前述したように１ビツトシフトアツプ
された時点で、セレクタ２１，２２を介してバツ
フアメモリ１３の元のアドレスに返され、書込ま
れる。したがつて、このようにして、バツフアメ
モリ１３の元のアドレスにそれぞれ返された各分
割文字パターンは、前記分割文字パターン０ａ，
３ａ，６ａ，９ａ，１２ａ，１５ａ，１８ａ，２
１ａとは同一のものではない。すなわち、バツフ
アメモリ１３の元のアドレスにそれぞれ返された
各分割文字パターンの最上位ビツトは、元の分割
文字パターンにおける最上位ビツトの１ビツト下
位のビツトとなつている。これは、第３図に示さ
れる分割文字パターン３ｂを、前述した如き動作
によつて得るためである。

分割文字パターン０ｂがバツフアメモリ１３に
書込まれると、続いてバツフアメモリ１３から分
割文字パターン２４ａ，２７ａ，３０ａ，３３
ａ，３６ａ，３９ａ，４２ａ，４５ａが順次読出
される。そして、前述した場合と同様な処理が行
なわれ、分割文字パターン１ｂが、バツフアメモ
リ１３における上記分割文字パターン０ｂの書込
まれているアドレスの次のアドレスに書き込まれ
る。同様にして、分割文字パターン４８ａ，５１
ａ，５４ａ，５７ａ，６０ａ，６３ａ，６６ａ，
６９ａに基づいて、分割文字パターン２ｂが得ら
れる。

次に、前述した如く、バツフアメモリ１３の元
のアドレスに返された分割文字パターン０ａ，３
ａ，６ａ，９ａ，１２ａ，１５ａ，１８ａ，２１
ａが順次読出される。そして、分割文字パターン
３ｂが得られる。以下、前述した動作が繰り返し
行なわれ、第３図に示した分割文字パターン０
ｂ，１ｂ，…，７１ｂが得られる。この分割文字
パターン０ｂ〜７１ｂはバツフアメモリ１３の所
定メモリ領域に順に格納されている。すなわち、
第１図に示した文字パターンが、第３図に示した
ように横書き印字用の文字パターンに変換され、
横書き印字に適合する出力形態となるようにバツ
フアメモリ１３の格納されたことになる。したが
つて、文字パターンメモリ１２に横書き印字用の
文字パターンを格納しておく必要がなく、文字パ
ターンメモリ１２のメモリ容量を減少することが
できる。

次に、第４図に示される文字パターンの出力順
を実現する場合、すなわち縦書き印字データを出
力する場合について説明する。この場合、モード
セツトフリツプフロツプ２４がセツトされ、セレ
クタ１９がレジスタ１７のシフトダウンデータを
選択的に出力することを除き、セレクタ２１，２
２、デマルチプレクサ１６は前述した場合と同様
の動作となる。

いま、バツフアメモリ１３の所定メモリ領域に
は、前述した場合と同様の手順により、文字パタ
ーンが第２図に示したように格納されているもの
とする。しかして、バツフアメモリ制御回路１
５、メモリアクセス制御部１４の制御により、分
割文字パターン２ａがバツフアメモリ１３から読
出される。この分割文字パターン２ａはデマルチ
プレクサ１６を介してレジスタ１７に並列入力さ
れる。しかる後レジスタ１７は１ビツトずつシフ
トダウン動作し、その結果シフトダウンデータが
レジスタ１７から直列出力される。

一方、縦書き印字パターン変換の場合、モード
セツトフリツプフロツプ２４はセツト状態にあ
る。しかして、セレクタ１９は、レジスタ１７か
ら出力されるシフトダウンデータを、レジスタ２
０に選択的に出力する。そして、上記シフトダウ
ンデータはレジスタ２０の最下位ビツト位置から
順に直列入力される。したがつてレジスタ１７に
おいて、８回シフト動作が続けられることによ
り、レジスタ２０には８ビツト（１バイト）のデ
ータが保持される。このレジスタ２０の保持デー
タは、そのビツトの並びがレジスタ１７に並列入
力された分割文字パターン２ａのビツトの並びと
逆になつている。すなわち、レジスタ２０に保持
されている１バイトのデータは、第４図に示され
る分割文字パターン０ｃであり、縦書き印字用の
パターン変換が行なわれることになる。上記レジ
スタ２０の保持データすなわち分割文字パターン
０ｃは、前述した場合と同様の手順により、セレ
クタ２１，２２を順に介してバツフアメモリ１３
の所定メモリ領域における先頭アドレスに書込ま
れる。

分割文字パターン０ｃがバツフアメモリ１３に
書込まれると、続いてバツフアメモリ１３から分
割文字パターン１ａが読出される。この分割文字
パターン１ａは上記した分割文字パターン２ａの
場合と同様に処理される。すなわち分割文字パタ
ーン１ａはレジスタ１７，１９によつてそのビツ
トの並びを逆にされる。そして、分割文字パター
ン１ａは、第４図に示される分割文字パターン１
ｃとして、バツフアメモリ１３における上部分割
文字パターン０ｃが書込まれているアドレスの次
のアドレスに書込まれる。同様に分割文字パター
ン０ａは、分割文字パターン２ｃとして、分割文
字パターン１ｃの書込まれているアドレスの次の
アドレスに書込まれる。以下、上記した動作が分
割文字パターン５ａ，４ａ，３ａ，８ａ，７ａ，
６ａ，…，７１ａ，７０ａ，６９ａについて順次
行なわれる。そして、分割文字パターン５ａは分
割文字パターン３ｃに、分割文字パターン４ａは
分割文字パターン４ｃに、分割文字パターン３ａ
は分割文字パターン５ｃに、………、分割文字パ
ターン７１ａは分割文字パターン６９ｃに、分割
文字パターン７０ａは分割文字パターン７０ｃ
に、更に分割文字パターン６９ａは分割文字パタ
ーン７１ｃにそれぞれパターン変換される。しか
して、上記した分割文字パターン３ｃ，４ｃ，５
ｃ，…，７１ｃは、バツフアメモリ１３における
分割文字パターン２ｃに続く所定のメモリ領域に
順次書込まれる。すなわち、第１図に示した文字
パターンが、第４図に示したように縦書き印字用
の文字パターンに変換され、縦書き印字に適合す
る出力形態となるようにバツフアメモリ１３に格
納されたことになる。したがつて、文字パターン
メモリ１２に縦書き印字用の文字パターンを格納
しておく必要がなく、文字パターンメモリ１２の
メモリ容量を減少することができる。

次に、本発明の他の実施例について説明する。
第６図は本発明の他の実施例を示すもので、印字
パターン変換装置３１の構成を示すブロツク図で
ある。印字パターン変換装置３１は、文字パター
ンメモリ３２と、ランダムアクセスメモリ（以下
RAMと称する）３３と、マイクロプログラムシ
ーケンサ３４と、演算処理装置（以下CPUと称
する）３５と、プリンタドライバ３６とで構成さ
れている。ここで、文字パターンメモリ３２およ
びRAM３３は、それぞれ前記実施例で説明した
文字パターンメモリ１２およびバツフアメモリ１
３に相当するものである。また、マイクロプログ
ラムシーケンサ３４およびCPU３５は、前述し
たバツフアメモリ制御回路１５、メモリアクセス
制御部１４、レジスタ１７，２０、セレクタ１
９，２１，２２などに相当するものである。

マイクロプログラムシーケンサ３４はCPU３
５に対し、各種ハードウエアを制御するための手
順等を指示するもので、リードオンリメモリ（以
下ROMと称する）３７と、プログラムカウンタ
３８と、レジスタ３９と、マイクロプログラムコ
ントローラ４０とで構成されている。ROM３７
には、前記実施例で示した如き制御手順を実現す
るためのマイクロプログラムが格納されている。
プログラムカウンタ３８は次に実行すべきマイク
ロアドレスを指定するもので、これによりROM
３７の対応するアドレスからマイクロ命令が読み
出される。このマイクロ命令はレジスタ３９に保
持される。このレジスタ３９に保持されたマイク
ロ命令は、図示せぬマイクロ命令デコーダによつ
てその所定フイールドがデコードされる。このデ
コード結果は、各種ハードウエアに対する制御信
号としてCPU３５、プログラムカウンタ３８、
マイクロプログラムコントローラ４０などへ与え
られる。このマイクロプログラムコントローラ４
０は、CPU３５の演算処理結果に応じてROM３
７に対応するアクセス制御を行なうとともに、
CPU３５内のハードウエアを制御するものであ
る。

CPU３５は、前記したマイクロ命令に基づく
制御信号およびマイクロプログラムコントローラ
４０によつて制御され、対応する演算処理を行な
うもので、CPU３５内には演算結果を保持する
レジスタ４１，４２などが設けられている。この
レジスタ４１，４２はそれぞれ前記実施例におけ
るレジスタ１７，２０に相当するものである。ま
た、プリンタドライバ３６は、RAM３３から読
出される印字用パターンデータを３バイト（24ビ
ツト）単位で所定タイミングで印字装置（図示せ
ず）へ送出するものである。

なお、本実施例において、RAM３３には、文
字パターンメモリ３２により分割文字パターン単
位で順次読出される１文字分の文字パターンが書
込まれる第１の記憶領域（たとえば０番地〜71番
地）、およびパターン変換後の印字用パターンデ
ータが分割文字パターン単位で書込まれる第２の
記憶領域（たとえば80〜151番地）が設けられて
いる。

以下、第６図に示したように構成される印字パ
ターン変換装置３１の動作を第７図乃至第１０図
に示されるフローチヤートを参照して説明する。
なお、このフローチヤートの内容は、前記実施例
におけるパターン変換動作の手順と基本的に一致
している。

まず、パターン変換に際し、CPU３５は文字
パターンメモリ３２をアクセスし、所定の文字パ
ターンを分割文字パターン０ａ，１ａ，２ａ，
…，７１ａの順で読出し出力する。更に、CPU
３５は上記分割文字パターン０ａ〜７１ａを
RAM３３の０番地〜71番地に順次格納する（ス
テツプＳ１）。次に、横書き印字用のパターン変
換であるか否かのチエツクが行なわれ（ステツプ
Ｓ２）、横書き印字用のパターン変換であればス
テツプＳ３へ、縦書き印字用のパターン変換であ
ればステツプＳ４へ進む。たとえば横書き印字用
のパターン変換が指定され、ステツプＳ３へ進ん
だものとする。

ステツプＳ３では、RAM３３における第１の
記憶領域のRAMアドレスＮが「０」（Ｎ＝０）
に、同じく第２の記憶領域のRAMアドレスＰが
「80」（Ｐ＝80）に設定される。更にステツプＳ３
では、各変換ステツプＱ，Ｒ，Ｓ，Ｔがそれぞれ
「０」に設定される（Ｑ＝０，Ｒ＝０，Ｓ＝０，
Ｔ＝０）。ここで変換ステツプＱは、変換された
パターンデータが１分割文字パターン分（１バイ
ト分）取りそろえられたか否かをチエツクするた
めのもので、Ｑ＝８で変換後の１分割文字パター
ンが得られたことになる。また、変換ステツプＲ
は、１スライス分すなわち３分割文字パターン分
の変換が終了したか否かをチエツクするためのも
ので、Ｒ＝３で終了したことになる。また、変換
ステツプＳは、上記した１スライス分の変換が８
回繰り返されたか否かをチエツクするためのもの
で、Ｓ＝８で終了したことになる。更に変換ステ
ツプＴは、上記した８スライス分の変換が３回繰
り返されたか否か、すなわち１文字分のパターン
変換が終了したか否かをチエツクするためのもの
で、Ｔ＝３で終了したことになる。

次に、RAM３３のRAMアドレスＮの内容（お
ほ場合Ｎ＝０なので、０番地の内容すなわち分割
文字パターン０ａ）が、CPU３５によつて読出
され、しかる後レジスタ４１に保持される（ステ
ツプＳ５）。そして、レジスタ４１はその保持デ
ータを１ビツトだけシフトアツプする（ステツプ
Ｓ６）。次にステツプＳ６へ進み、レジスタ４１
のシフト動作によりキヤリーデータ（“１”）が出
力されたか否かがチエツクされる。キヤリーデー
タ（“１”）が出力された場合、すなわち、オーバ
フローデータが論理値“１”を示す場合にはステ
ツプＳ８へ進む。一方、キヤリーデータ（“１”）
が出力されない場合、すなわちオーバフローデー
タが論理値“０”を示す場合にはステツプＳ９へ
進む。ステツプＳ８では、レジスタ４２の最下位
ビツト位置に論理値“１”を示すデータがセツト
され、ステツプＳ９では、レジスタ４２の最下位
ビツト位置に論理値“０”を示すデータがセツト
される。そして、いずれの場合もステツプＳ１０
へ進む。

ステツプＳ１０では、レジスタ４１の内容、す
なわち１ビツトシフトアツプ動作後の保持データ
が、RAMアドレスＮで指定される（この場合Ｎ
＝０）RAM３３のアドレス位置、すなわち元の
アドレス位置に返されて格納される。続いてステ
ツプＳ１１に進み、変換ステツプＱの値が「＋
１」され（Ｑ＝Ｑ＋１）、この結果変換ステツプ
Ｑの値は「１」となる。そして、変換ステツプＱ
の値が「８」であるか否かがチエツクされ（ステ
ツプＳ１２）、「８」でない場合にはステツプＳ１
３へ、「８」である場合にはステツプＳ１４へ進
む。いま、変換ステツプＱの値は「１」であり、
したがつてステツプＳ１３の処理が行なわれる。
ステツプＳ１３ではレジスタ４２の保持データが
１ビツトだけシフトアツプされる。これによりレ
ジスタ１２の最下位ビツト位置は空き状態とな
る。

次に、ステツプＳ１５にてRAMアドレスＮの
値が「＋３」され（Ｎ＝Ｎ＋３）、しかる後ステ
ツプＳ５の処理が再び行なわれる。なお、上記ス
テツプＳ１５の処理は、前記実施例で詳述したよ
うに、たとえば分割文字パターン０ａ，３ａ，６
ａ，９ａ，…をRAM３３から順次読出すための
RAMアドレスＮを設定することである。そし
て、上述したステツプＳ５，Ｓ６，Ｓ７，Ｓ８，
Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１５
の処理が繰り返し行なわれ、変換ステツプＱの値
が「８」になつたものとする。この時、レジスタ
４２には、各分割文字パターン０ａ，３ａ，６
ａ，９ａ，１２ａ，１５ａ，１８ａ，２１ａの各
最上位ビツト、すなわち分割文字パターン０ｂが
保持されているはずである。

変換ステツプＱの値が「８」である場合、前述
したようにステツプＳ１４の処理が行なわれる。
ステツプＳ１４では、レジスタ４２の内容すなわ
ちパターン変換後の分割文字パターン（この場
合、分割文字パターン０ｂ）が、RAMアドレス
Ｐで指定される（この場合、Ｐ＝80）RAM３３
のアドレス位置に格納される。次にステツプＳ１
６へ進み、RAMアドレスＰおよび変換ステツプ
Ｒの値がそれぞれ「＋１」され（Ｐ＝Ｐ＋１，Ｒ
＝Ｒ＋１）、一方変換ステツプＱの値は再び
「０」に設定される（Ｑ＝０）。ここで処理〔Ｐ＝
Ｐ＋１〕は変換後の次の分割文字パターン（この
場合分割文字パターン１ｂ）を格納すべきRAM
３３のアドレスを指定するためである。また、処
理〔Ｑ＝０〕は次のパターン変換の最初のステツ
プであることを示し、処理〔Ｒ＝Ｒ＋１〕（この
場合Ｒ＝１となる）は１スライスにおける変換済
み分割文字パターン数を指定するものである。

次に、ステツプＳ１７にて、変換ステツプＲの
値が「３」であるか否かがチエツクされる。
「３」でない場合には再びステツプＳ１５へ、
「３」である場合にはステツプＳ１８へ進む。い
ま変換ステツプＲの値は「１」であり、したがつ
てステツプＳ１５の処理が行われる。そして、上
述した各ステツプの処理が繰り返し行なわれ、変
換ステツプＲの値が「３」にあつたものとする。
この時、RAM３３の80番地〜82番地には、それ
ぞれ変換後の分割文字パターン０ｂ，１ｂ，２ｂ
が格納されているはずである。すなわち、１スラ
イス分のパターン変換が終了しているはずであ
る。

変換ステツプＲの値が「３」である場合、前述
したようにステツプＳ１８の処理が行なわれる。
ステツプＳ１８では、RAMアドレスＮの値が
「−69」され（Ｎ＝Ｎ−69）、変換ステツプＲの値
は再び「０」に設定される（Ｒ＝０）。ここで処
理〔Ｎ＝Ｎ−69〕は、分割文字パターン０ａ，１
ａ，２ａのいずれかを指定するもので、この場合
には再び分割文字パターン０ａが指定される。更
に、ステツプＳ１８では、変換ステツプＳの値が
「＋１」され（Ｓ＝Ｓ＋１）この場合には変換ス
テツプＳの値は「１」となる。

次に、ステツプＳ１９にて、変換ステツプＳの
値が「８」であるか否かがチエツクされる。そし
て、「８」でない場合には再びステツプＳ５へ、
「８」である場合にはステツプＳ２０へ進む。い
ま、変換ステツプＳの値は「１」であり、したが
つてステツプＳ５の処理が行なわれる。このステ
ツプＳ５において、RAM３３から読出される分
割文字パターン０ａが、元の分割文字パターン０
ａと同一のものでないことは明らかである。この
ことは前記実施例で詳述しているので、説明を省
略する。そして、前述した各ステツプの処理が繰
り返し行なわれ、変換ステツプＳの値が「８」に
なつたものとする。この時、RAM３３の80番地
〜103番地には、それぞれ変換後の分割文字パタ
ーン０ｂ〜２３ｂが格納されているはずである。
すなわち８スライス分のパターン変換が終了して
いるはずである。

変換ステツプＳの値が「８」である場合、前述
したようにステツプＳ２０の処理が行なわれる。
ステツプＳ２０では、RAMアドレスＮの値が
「＋１」され（Ｎ＝Ｎ＋１）、変換ステツプＳの値
は再び「０」に設定される（Ｓ＝０）。ここで処
理〔Ｎ＝Ｎ＋１〕は、８スライス分のパターン変
換が終了する毎に、次に変換処理を行なうべき分
割文字パターン１ａ，２ａのいずれかを指定する
もので、この場合には分割文字パターン１ａが指
定される。更に、ステツプＳ２０では、変換ステ
ツプＴの値が「＋１」され（Ｔ＝Ｔ＋１）、この
場合には変換ステツプＴの値は「１」となる。

次に、ステツプ２１にて、変換ステツプＴの値
が「３」であるか否かがチエツクされる。そし
て、「３」でない場合には再びステツプＳ５へ、
「３」である場合にはステツプＳ２２へ進む。い
ま、変換ステツプＴの値は「１」であり、したが
つてステツプＳ５の処理が行なわれる。そして、
前述した各ステツプの処理が、分割文字パターン
１ａ，４ａ，７ａ，…，７０ａについて繰り返し
行なわれ、更に分割文字パターン２ａ，５ａ，８
ａ，…，７１ａについて繰り返し行なわれ、変換
ステツプＴの値が「３」になつたものとする。こ
の時、RAM３３の80番地〜151番地には、それぞ
れ変換後の分割文字パターン０ｂ〜７１ｂが格納
されているはずである。すなわち、１文字分のパ
ターン変換が終了しているはずである。

変換ステツプＴの値が「３」である場合、すな
わち１文字分のパターン変換が終了した場合、前
述したようにステツプＳ２２の処理が行なわれ
る。ステツプ２２では、RAM３３の80番地〜151
番地に格納されている分割文字パターン０ｂ〜７
１ｂが、横書き印字用のパターンデータとしてプ
リンタドライバ３６を介して印字装置へ送出され
る。

次に、縦書き印字用のパターン変換を行なう場
合について説明する。この時、前述したようにス
テツプＳ２からステツプＳ４へ進む。ステツプＳ
４では、RAMアドレスＮが「２」（Ｎ＝２）に、
RAMアドレスＰが「80」（Ｐ＝80）に設定され
る。更にステツプＳ４では、各変換ステツプＱ，
Ｒ，Ｓがそれぞれ「０」に設定される（Ｑ＝０，
Ｒ＝０，Ｓ＝０）。ここで変換ステツプＱ，Ｒ
は、横書き印字用のパターン変換の場合と同じ意
味を有する。一方、変換ステツプＳは、横書き印
字用のパターン変換の場合と異なり、１スライス
分の変換が24回行なわれるか否かをチエツクする
ものである。すなわち、変換ステツプＳは、１文
字分のパターン変換が終了したか否かをチエツク
するものであり、Ｓ＝24で終了したことになる。
したがつて、本発明の実施例における縦書き印字
用のパターン変換の場合、前記変換ステツプＴの
導入は不要となる。

次に、RAM３３のRAMアドレスＮの内容（こ
の場合Ｎ＝２なので、２番地の内容すなわち分割
文字パターン２ａ）が、CPU３５によつて読出
され、しかる後レジスタ４１に保持される（ステ
ツプＳ３１）。そして、レジスタ４１はその保持
データを１ビツトシフトダウンする（ステツプＳ
３２）。次にステツプＳ３３へ進み、レジスタ４
１のシフト動作によりボローデタ（“１”）が出力
されたか否かがチエツクされる。ボローデータ
（“１”）が出力された場合、すなわちオーバフロ
ーデータが論理値“１”を示す場合にはステツプ
Ｓ３４へ進む。一方、ボローデータ（“１”）が出
力されない場合、すなわちオーバフローデータが
論理値“０”を示す場合にはステツプＳ３５へ進
む。ステツプＳ３４，３５の処理内容は前述した
ステツプＳ８，Ｓ９の処理内容と同様であるので
説明を省略する。そして、ステツプＳ３４，Ｓ３
５いずれの場合にもステツプＳ３６へ進む。

ステツプＳ３６では、変換ステツプＱの値が
「＋１」され（Ｑ＝Ｑ＋１）、この場合変換ステツ
プＱの値は「１」となる。そして、変換ステツプ
Ｑの値が「８」であるか否かがチエツクされ（ス
テツプＳ３７）、「８」でない場合にはステツプＳ
３８へ、「８」である場合にはステツプＳ３９へ
進む。いま、変換ステツプＱの値は「１」であ
り、したがつてステツプＳ３８の処理が行なわれ
る。ステツプＳ３８ではレジスタ４２の保持デー
タが１ビツトだけシフトアツプされ、これにより
レジスタ４２の最下位ビツト位置は空き状態とな
る。そして、上記した各ステツプＳ３２，Ｓ３
３，Ｓ３４，Ｓ３５，Ｓ３６，Ｓ３７，Ｓ３８の
処理が繰り返し行なわれ、変換ステツプＱの値が
「８」になつたものとする。この時、レジスタ４
２には、分割文字パターン０ａのビツトの並びと
逆のビツト並びの分割文字パターン０ｃが保持さ
れているはずである。

変換ステツプＱの値が「８」である場合、前述
したようにステツプＳ３９の処理が行なわれる。
ステツプＳ３９では、レジスタ４２の内容すなわ
ちパターン変換後の分割文字パターン（この場
合、分割文字パターン０ｃ）が、RAMアドレス
Ｐで指定される（この場合Ｐ＝80）RAM３３の
アドレス位置に格納される。次に、ステツプＳ４
０へ進み、前述したステツプＳ１６同様、RAM
アドレスＰおよび変換ステツプＲの値がそれぞれ
「＋１」され（Ｐ＝Ｐ＋１，Ｒ＝Ｒ＋１）、一方変
換ステツプＱの値は再び「０」に設定される（Ｑ
＝０）。

次に、ステツプＳ４１にて、前述したステツプ
Ｓ１７同様、変換ステツプＲの値が「３」である
か否かがチエツクされ、「３」でない場合にはス
テツプＳ４２へ、「３」である場合にはステツプ
Ｓ４３へ進む。いま変換ステツプＲの値は「１」
であり、したがつてステツプＳ４２の処理が行な
われる。ステツプＳ４２ではRAMアドレスＮの
値が「−１」される（Ｎ＝Ｎ−１）。ここで、上
記ステツプＳ４２の処理は、前記実施例で詳述し
たように、たとえば分割文字パターン２ａに続
き、分割文字パターン１ａ，０ａをRAM３３か
ら順次読出すためのRAMアドレスＮを設定する
ことである。これは、分割文字パターン５ａに続
く分割文字パターン４ａ，３ａ，…，分割文字パ
ターン７１ａに続く分割文字パターン７０ａ，６
９ａについても同様である。

ステツプＳ４２の処理が終了すると再びステツ
プＳ３１へ進む。そして、上述した各ステツプの
処理が繰り返し行なわれ、変換ステツプＲの値が
「３」になつたものとする。この時RAM３３の80
番地〜82番地には、それぞれ変換後の文字パター
ン０ｃ，１ｃ，２ｃが格納されているはずであ
る。すなわち、１スライス分のパターン変換が終
了しているはずである。

変換ステツプＲの値が「３」である場合、前述
したようにステツプＳ４３の処理が行なわれる。
ステツプ４３では、変換ステツプＲの値が再び
「０」に設定され（Ｒ＝０）、変換ステツプＳの値
は「＋１」される（Ｓ＝Ｓ＋１）。

次にステツプＳ４４にて、変換ステツプＳの値
が「24」であるか否かがチエツクされ、「24」で
ない場合にはステツプＳ４５へ、「24」である場
合にはステツプＳ２２へ進む。いま変換ステツプ
Ｓの値は「１」であり、したがつてステツプＳ４
５の処理が行なわれる。ステツプＳ４５では、
RAMアドレスＮの値が「＋５」される（Ｎ＝Ｎ
＋５）。この処理は、分割文字パターン５ａ，８
ａ，…，７１ａのいずれかを指定するもので、
RAMアドレスＮの値が「０」であつたこの場合
にはＮ＝５となり、分割文字パターン５ａが指定
される。

次にステツプＳ３１へ進み、以後前述した各ス
テツプの処理が、分割文字パターン５ａ，４ａ，
３ａ、分割文字パターン８ａ，７ａ，６ａ，…、
分割文字パターン７１ａ，７０ａ，６９ａについ
て繰り返し行なわれる。そして、変換ステツプＳ
の値が「24」になつたものとする。この時、
RAM３３の80番地〜151番地には、それぞれ変換
後の分割文字パターン０ｃ〜７１ｃが格納されれ
ているはずである。すなわち、１文字分のパター
ン変換が終了しているはずである。

変換ステツプＳの値が「24」である場合、すな
わち１文字分のパターン変換が終了した場合、前
述したようにステツプＳ２２の処理が行なわれ
る。ステツプＳ２２では、RAM３３の80番地〜
151番地に格納されている分割文字パターン０ｃ
〜７１ｃが、縦書き印字用のパターンデータとし
てプリンダドライバ３６を介して印字装置へ送出
される。

なお、前記実施例では24×24ドツトマトリクス
構成の漢字パターンを変換する場合について説明
したが、たとえば32×32ドツトマトリクス構成の
文字パターン、更に16×32ドツトマトリクス構成
の文字パターンを変換する場合にも容易に適用し
得るものである。また、１バイト（８ビツト）構
成の分割文字パターン単位で読出し、書込みを行
なう場合について説明したが分割文字パターンの
ビツト構成はこれに限定されるものではない。す
なわち、本発明の印字パターン変換方式は、Ｎビ
ツト構成の分割文字パターンから成る文字パター
ンの少なくとも縦のドツトマトリクス構成が上記
Ｎの任意の整数倍であるものに対し、容易に実施
し得るものである。

また、前記実施例では、被変換文字パターンが
CRT表示用の文字パターンの場合について説明
したが、これに限定されるものではなく、読出し
順、シフト操作の方向などを変えることにより他
の文字パターンにも適用できるものである。

以上詳述したように本発明によれば、特定の出
力形態で文字パターンメモリから出力される文字
パターンの配列を変換し、特に縦書き印字に適合
する印字用文字パターンの出力を可能とする印字
パターン変換装置を提供できる。

【図面の簡単な説明】

第１図乃至第４図は文字パターンの構成例を示
すもので、第１図はCRT表示用文字パターン構
成図、第２図はCRT表示用文字パターンのメモ
リ格納状態を示す図、第３図は横書き印字用文字
パターンの構成図、第４図は縦書き印字用文字パ
ターンの構成図、第５図は本発明の一実施例に係
る。印字パターン変換装置の構成を示すブロツク
図、第６図乃至第１０図は本発明の他の実施例を
示すもので、第６図は印字パターン変換装置の構
成を示すブロツク図、第７図乃至第１０図は動作
を説明するためのフローチヤートである。 １１，３１…印字パターン変換装置、１２，３
２…文字パターンメモリ、１３…バツフアメモ
リ、１４…メモリアクセス制御部、１５…バツフ
アメモリ制御回路、１７，１８，２０，４１，４
２…レジスタ、１９，２１，２２…セレクタ、２
３〜２５…モードセツトフリツプフロツプ、３３
…ランダムアクセスメモリ（RAM）、３４…マイ
クロプログラムシーケンサ、３５…演算処理装置
（CPU）、３７…リードオンリメモリ（ROM）、４
０…マイクロプログラムコントローラ。

Claims (1)

【特許請求の範囲】
1. １ 文字パターンメモリからＮビツトの分割文字
   パターン単位で読出されるｎ行×ｍ列のドツトマ
   トリクス構成の表示用文字パターンデータが１文
   字分記憶される第１の記憶領域、および第２の記
   憶領域を有する読出し／書込みが可能なメモリ
   と、第１の変換モードにおいて、上記メモリの第
   １の記憶領域に対する読出しアドレスをｍ／Ｎず
   つｎ−１回増やすアドレスシーケンスをｍ回繰返
   し、Ｎ回のアドレスシーケンス毎に読出し開始ア
   ドレスを１つ進め、第２の変換モードにおいて、
   上記メモリの第１の記憶領域に対する読出しアド
   レスを１ずつ（ｍ／Ｎ）−１回減らすアドレスシ
   ーケンスをｎ回繰返し、各アドレスシーケンス毎
   に読出し開始アドレスをｍ／Ｎ進め、上記第１の
   記憶領域の記憶データをＮビツト単位で読出す読
   出し手段と、この読出し手段によつて上記メモリ
   の第１の記憶領域からＮビツトデータが読出され
   る毎に同データを保持するシフトレジスタであつ
   て、上記第１の変換モードにおいては同データを
   保持する毎にその保持データを上位方向に１ビツ
   トシフトし、上記第２の変換モードにおいては同
   データを保持する毎にその保持データを下位方向
   に１ビツトずつＮ回シフトとする第１のシフトレ
   ジスタと、上記第１の変換モードにおいて上記第
   １のシフトレジスタ内の１ビツトシフト後のデー
   タを上記メモリの元の記憶位置に書込む第１の書
   込み手段と、上記第１のシフトレジスタの最上位
   または最下位ビツト位置からのオーバフローデー
   タを直列入力する第２のシフトレジスタと、この
   第２のシフトレジスタに上記オーバフローデータ
   がＮビツト保持される毎に、その保持データを印
   字用の分割文字パターンとして上記メモリの第２
   の記憶領域に順に書込む第２の書込み手段とを具
   備することを特徴とする印字パターン変換装置。