JPS6133213B2 - - Google Patents
Info
- Publication number
- JPS6133213B2 JPS6133213B2 JP55156271A JP15627180A JPS6133213B2 JP S6133213 B2 JPS6133213 B2 JP S6133213B2 JP 55156271 A JP55156271 A JP 55156271A JP 15627180 A JP15627180 A JP 15627180A JP S6133213 B2 JPS6133213 B2 JP S6133213B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- program
- storage means
- correction
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はプログラムを固定的なメモリ装置に書
込み、その後当該プログラムに不都合点が発生し
てこの一部の変更或は修正を余儀なくされた場合
に、当該プログラムの変更或は修正が簡単かつ容
易に行い得るように工夫したプログラムの変更方
式を提供する。
込み、その後当該プログラムに不都合点が発生し
てこの一部の変更或は修正を余儀なくされた場合
に、当該プログラムの変更或は修正が簡単かつ容
易に行い得るように工夫したプログラムの変更方
式を提供する。
一般に処理プログラムを固定的なメモリ装置に
書込む場合、価格的に安価なマスクROM（リー
ドオンリメモリ）を使用する。しかしこのROM
に一旦、処理プログラムを書込むことによつて処
理プログラムが固定される。所が、この様に処理
プログラムをマスクROMに書込んだ後におい
て、その処理プログラムの一部を変更或は修正し
たりすることがよく発生し、この時はプログラム
が固定されているので新たにプログラムを書込ん
だマスクROMと交換する必要があつた。この結
果、プログラムを変更し或は修正しようとする場
合には非常に高価になつてなかなかこの種の変
更、修正が困難であつた。
書込む場合、価格的に安価なマスクROM（リー
ドオンリメモリ）を使用する。しかしこのROM
に一旦、処理プログラムを書込むことによつて処
理プログラムが固定される。所が、この様に処理
プログラムをマスクROMに書込んだ後におい
て、その処理プログラムの一部を変更或は修正し
たりすることがよく発生し、この時はプログラム
が固定されているので新たにプログラムを書込ん
だマスクROMと交換する必要があつた。この結
果、プログラムを変更し或は修正しようとする場
合には非常に高価になつてなかなかこの種の変
更、修正が困難であつた。
このような問題点を解決するために提案された
プログラムの変更方式を参考例として以下に説明
する。
プログラムの変更方式を参考例として以下に説明
する。
第１図は参考例の変更方式の構成を示すブロツ
ク図であり、１は中央処理装置（CPU）、２は処
理プログラムを固定的に記憶保持するマスク
ROM、３及び４はRAM（ランダムアクセスメモ
リ）であつてこのうちRAM３は前記マスクROM
２と同一のアドレス位置を有し、マスクROM２
の変更位置を記憶しまたRAM４は前記マスク
ROM２と異なるアドレス付けが行われていてマ
スクROM２の変更したプログラム（訂正プログ
ラム）を記憶している。
ク図であり、１は中央処理装置（CPU）、２は処
理プログラムを固定的に記憶保持するマスク
ROM、３及び４はRAM（ランダムアクセスメモ
リ）であつてこのうちRAM３は前記マスクROM
２と同一のアドレス位置を有し、マスクROM２
の変更位置を記憶しまたRAM４は前記マスク
ROM２と異なるアドレス付けが行われていてマ
スクROM２の変更したプログラム（訂正プログ
ラム）を記憶している。
前記RAM３及び４について更に詳述すると、
先ずマスクROM２の変更位置を記憶するRAM３
は各アドレス位置に対して１ビツトの変更の有無
を記憶するビツトが割付けされており、従つてマ
スクROM２のプログラム変更箇所に対応するア
ドレス位置に“１”（又は“０”）を記憶させて変
更位置が保持される。
先ずマスクROM２の変更位置を記憶するRAM３
は各アドレス位置に対して１ビツトの変更の有無
を記憶するビツトが割付けされており、従つてマ
スクROM２のプログラム変更箇所に対応するア
ドレス位置に“１”（又は“０”）を記憶させて変
更位置が保持される。
他方、RAM４はマスクROM２と異なるアドレ
ス付けを行なつているので、該RAM４の先頭ア
ドレス位置にはCPU１に入力されたマスクROM
１のプログラム変更を要するアドレスに基づいて
そのアドレスに対応した訂正プログラムを検索す
る処理プログラムが保持され、この検索処理に従
つて該RAM４に保持された訂正プログラムが選
択されるようになつている。
ス付けを行なつているので、該RAM４の先頭ア
ドレス位置にはCPU１に入力されたマスクROM
１のプログラム変更を要するアドレスに基づいて
そのアドレスに対応した訂正プログラムを検索す
る処理プログラムが保持され、この検索処理に従
つて該RAM４に保持された訂正プログラムが選
択されるようになつている。
５は磁気テープ記憶装置であつてRAM３及び
４のデータを該装置５からロードさせるものであ
る。
４のデータを該装置５からロードさせるものであ
る。
そして上記CPU１とマスクROM２、RAM３及
び４、磁気テープ記憶装置５との間にはデータバ
スDBとアドレスバスABと同期信号線CLが接続
されている。
び４、磁気テープ記憶装置５との間にはデータバ
スDBとアドレスバスABと同期信号線CLが接続
されている。
６は上記RAM３の出力に応じてセツトされる
フリツプフロツプでありつまりマスクROM１の
プログラム変更要のアドレス位置が到来した時
に、RAM３からの“１”出力に応答してセツト
され、このセツト出力をCPU１に対して割込み
信号として導入させている。
フリツプフロツプでありつまりマスクROM１の
プログラム変更要のアドレス位置が到来した時
に、RAM３からの“１”出力に応答してセツト
され、このセツト出力をCPU１に対して割込み
信号として導入させている。
この第１図の構成に基づく変更方式の動作につ
いて今少し説明すると、マスクROM２に書込ん
だ固定された処理プログラムに一部変更を要する
場合には、先ず変更を要するマスクROM２のア
ドレス位置と訂正プログラムを磁気テープ記憶装
置５に書込み、この磁気テープ記憶装置５からデ
ータをロードさせてRAM３及び４に変更するア
ドレス位置と訂正プログラムとを夫々記憶保持さ
せる。
いて今少し説明すると、マスクROM２に書込ん
だ固定された処理プログラムに一部変更を要する
場合には、先ず変更を要するマスクROM２のア
ドレス位置と訂正プログラムを磁気テープ記憶装
置５に書込み、この磁気テープ記憶装置５からデ
ータをロードさせてRAM３及び４に変更するア
ドレス位置と訂正プログラムとを夫々記憶保持さ
せる。
この様にRAM３と４に磁気テープ記憶装置５
からマスクROM２に固定されたプログラムの変
更位置と訂正プログラムを書込んだ後に前記マス
クROM２の処理プログラムを実行させる。
からマスクROM２に固定されたプログラムの変
更位置と訂正プログラムを書込んだ後に前記マス
クROM２の処理プログラムを実行させる。
この実行においてはCPU１からマスクROM２
を順次アドレスし、そのROM２内のプログラム
が順次アクセスされて当該プログラムが実行され
る。
を順次アドレスし、そのROM２内のプログラム
が順次アクセスされて当該プログラムが実行され
る。
この時、RAM３もマスクROM２と同一のアド
レス付けが成されていてCPU１よりアドレス情
報が転送されるために、マスクROM２の同期し
た関係でアドレスされ、そのアドレス位置のデー
タが読出される。つまり該RAM３には変更を要
しないプログラムステツプには“０”がまた変更
を要するプログラムステツプには“１”が夫々記
憶されており、RAM３から“０”出力がある場
合にはフリツプフロツプ６がリセツト状態となつ
ている。
レス付けが成されていてCPU１よりアドレス情
報が転送されるために、マスクROM２の同期し
た関係でアドレスされ、そのアドレス位置のデー
タが読出される。つまり該RAM３には変更を要
しないプログラムステツプには“０”がまた変更
を要するプログラムステツプには“１”が夫々記
憶されており、RAM３から“０”出力がある場
合にはフリツプフロツプ６がリセツト状態となつ
ている。
このため、CPU１は前記フリツプフロツプ６
のセツト出力である割込み信号が到来しない間は
マスクROM２のプログラムステツプを順次進行
させる。
のセツト出力である割込み信号が到来しない間は
マスクROM２のプログラムステツプを順次進行
させる。
今、マスクROM２のアドレス位置がプログラ
ム変更を要するアドレス位置に来ると、RAM３
から“１”出力されてフリツプフロツプ６がセツ
トされる。該フリツプフロツプ６は今、変更を要
するアドレス位置にあることを検出し、そして
CPU１に対して割込み信号（セツト出力）を導
入し、割込みをかける。前記CPU１は割込み信
号に応答して、現在のアドレス値を一時記憶して
RAM４の先頭アドレスを選択し、前記一時記憶
したアドレス値からこれに対応する訂正プログラ
ムを記憶するアドレス位置を検索し、そしてこの
訂正プログラム位置にジヤンプされる。
ム変更を要するアドレス位置に来ると、RAM３
から“１”出力されてフリツプフロツプ６がセツ
トされる。該フリツプフロツプ６は今、変更を要
するアドレス位置にあることを検出し、そして
CPU１に対して割込み信号（セツト出力）を導
入し、割込みをかける。前記CPU１は割込み信
号に応答して、現在のアドレス値を一時記憶して
RAM４の先頭アドレスを選択し、前記一時記憶
したアドレス値からこれに対応する訂正プログラ
ムを記憶するアドレス位置を検索し、そしてこの
訂正プログラム位置にジヤンプされる。
従つて、このRAM４の訂正プログラムが実行
されることになる。また、この訂正プログラムの
最後には再びマスクROM２の訂正された位置の
次のアドレス値をアドレスすべくジヤンプ命令が
記憶されており、この訂正プログラムが終了する
と再びマスクROM２のプログラムを実行する。
されることになる。また、この訂正プログラムの
最後には再びマスクROM２の訂正された位置の
次のアドレス値をアドレスすべくジヤンプ命令が
記憶されており、この訂正プログラムが終了する
と再びマスクROM２のプログラムを実行する。
また、マスクROM２のプログラムを順次実行
し、再び変更を要するアドレス位置に来ると、フ
リツプフロツプ６をセツトさせてCPU１に割込
みをかけ、そしてRAM４の当該アドレス位置に
対応する訂正プログラムを実行させるものであ
る。
し、再び変更を要するアドレス位置に来ると、フ
リツプフロツプ６をセツトさせてCPU１に割込
みをかけ、そしてRAM４の当該アドレス位置に
対応する訂正プログラムを実行させるものであ
る。
しかしながらこのようなプログラム変更方式で
は、RAM３はマスクROM２の同一のアドレス数
と１ビツトのプログラム変更の要否を示す領域を
有するために、例えばマスクROM２が64Kバイ
ト容量にあると64KビツトのRAM容量が必要で
あつた。
は、RAM３はマスクROM２の同一のアドレス数
と１ビツトのプログラム変更の要否を示す領域を
有するために、例えばマスクROM２が64Kバイ
ト容量にあると64KビツトのRAM容量が必要で
あつた。
本発明は上述のような問題点に鑑みて成された
もので、プログラム変更の要否アドレス位置を記
憶するRAMに関して工夫を加え、該RAMの容量
をできるだけ少くできるようにしたものである。
もので、プログラム変更の要否アドレス位置を記
憶するRAMに関して工夫を加え、該RAMの容量
をできるだけ少くできるようにしたものである。
以下本発明について詳細に説明する。
第２図は本発明の一実施例のブロツク図であ
り、第１図の参考例と特に異なるところはプログ
ラム変更の要否アドレス位置を記憶するRAM３
をRAM３ＡとRAM３Ｂの２つに分けた構成とし
ている点である。
り、第１図の参考例と特に異なるところはプログ
ラム変更の要否アドレス位置を記憶するRAM３
をRAM３ＡとRAM３Ｂの２つに分けた構成とし
ている点である。
前記RAM３Ａと３Ｂは上位アドレス位置A8〜
A15と下位アドレス位置A7〜A0に割付けられ、そ
れらA8〜A15とA7〜A0の各位置には４ビツトの容
量となつている。このため、RAM３Ａの１つは
256×４ビツトの容量である。
A15と下位アドレス位置A7〜A0に割付けられ、そ
れらA8〜A15とA7〜A0の各位置には４ビツトの容
量となつている。このため、RAM３Ａの１つは
256×４ビツトの容量である。
そして例えばマスクROM２のアドレスA0〜
A15に２ブロツクの訂正プログラムがあるとし、
そしてその１つの訂正ブロツクのアドレスとして
10〜15（OO、OA）〜（OO、OF）とすると共
に今１つの訂正ブロツクのアドレスとして1000〜
1010（O3、E8）〜（O3、F2）とすれば、先ず前
者の訂正ブロツクに関してRAM３Ａの（OO）ア
ドレス位置にコードで“0001”と記憶させまた
RAM３Ｂの（OA）アドレス位置から（OF）ア
ドレス位置にコード“0001”を記憶させる。ま
た、後者の訂正ブロツクに対してもRAM３Ａの
（O3）アドレス位置にコード“0010”を記憶する
と共にRAM３Ｂの（E8）〜（F2）のアドレス位
置にコード“0010”を記憶させる。そして上記以
外のRAM３Ａと３Ｂのアドレス位置には全て
“0000”を記憶させる。
A15に２ブロツクの訂正プログラムがあるとし、
そしてその１つの訂正ブロツクのアドレスとして
10〜15（OO、OA）〜（OO、OF）とすると共
に今１つの訂正ブロツクのアドレスとして1000〜
1010（O3、E8）〜（O3、F2）とすれば、先ず前
者の訂正ブロツクに関してRAM３Ａの（OO）ア
ドレス位置にコードで“0001”と記憶させまた
RAM３Ｂの（OA）アドレス位置から（OF）ア
ドレス位置にコード“0001”を記憶させる。ま
た、後者の訂正ブロツクに対してもRAM３Ａの
（O3）アドレス位置にコード“0010”を記憶する
と共にRAM３Ｂの（E8）〜（F2）のアドレス位
置にコード“0010”を記憶させる。そして上記以
外のRAM３Ａと３Ｂのアドレス位置には全て
“0000”を記憶させる。
この様に記憶した状態でマスクROM２を順次
アドレスしてプログラムをアクセスし、その命令
を実行する。そして、マスクROM２のアドレス
が10〜15位置になるとRAM３Ａと３Ｂからコー
ド“0001”が夫々出力され、比較器７で前記両出
力の一致検出が行われ、この一致出力によつてフ
リツプフロツプ６がセツトされる。該フリツプフ
ロツプ６のセツト出力によつてCPU１に割込み
が行われ、CPU１は割込み信号に応答して現在
のアドレス値を一時記憶してRAM４の先頭アド
レスを選択し、前記一時記憶したアドレス値から
これに対応する訂正プログラムを記憶するアドレ
ス位置を検索し、そしてこの訂正プログラム位置
にジヤンプされる。この場合、マスクROM２の
アドレス１０に続いて１１，１２，１３，１４，
１５の位置も前記と同様にしてRAM４の訂正プ
ログラムにジヤンプされ、その後つまりアドレス
１６からはマスクROM２のプログラムを実行す
る。
アドレスしてプログラムをアクセスし、その命令
を実行する。そして、マスクROM２のアドレス
が10〜15位置になるとRAM３Ａと３Ｂからコー
ド“0001”が夫々出力され、比較器７で前記両出
力の一致検出が行われ、この一致出力によつてフ
リツプフロツプ６がセツトされる。該フリツプフ
ロツプ６のセツト出力によつてCPU１に割込み
が行われ、CPU１は割込み信号に応答して現在
のアドレス値を一時記憶してRAM４の先頭アド
レスを選択し、前記一時記憶したアドレス値から
これに対応する訂正プログラムを記憶するアドレ
ス位置を検索し、そしてこの訂正プログラム位置
にジヤンプされる。この場合、マスクROM２の
アドレス１０に続いて１１，１２，１３，１４，
１５の位置も前記と同様にしてRAM４の訂正プ
ログラムにジヤンプされ、その後つまりアドレス
１６からはマスクROM２のプログラムを実行す
る。
またマスクROM２のアドレスが1000〜1010位
置になつた時にもRAM３Ａと３Ｂからコード
“0010”が夫々出力され、比較器７で両出力の一
致検出が行われ、この一致出力によりフリツプフ
ロツプ６がセツトされる。該フリツプフロツプ６
の出力によつてCPU１に割込みが行われ、上記
と同様にRAM４の訂正プログラムにジヤンプさ
れる。
置になつた時にもRAM３Ａと３Ｂからコード
“0010”が夫々出力され、比較器７で両出力の一
致検出が行われ、この一致出力によりフリツプフ
ロツプ６がセツトされる。該フリツプフロツプ６
の出力によつてCPU１に割込みが行われ、上記
と同様にRAM４の訂正プログラムにジヤンプさ
れる。
この第２図の実施例では上述したようにマスク
ROM２の訂正アドレス位置を記憶するRAM３
Ａ，３Ｂ夫々の容量を256×４ビツトになし得
る。
ROM２の訂正アドレス位置を記憶するRAM３
Ａ，３Ｂ夫々の容量を256×４ビツトになし得
る。
以上の様に本発明のプログラムの変更方式は、
処理プログラムを固定的に記憶する固定記憶手段
（ROM）２と、前記固定記憶手段の保持する各ア
ドレスに対応するアドレス位置を有すると共にこ
の各アドレス位置のアドレス情報を上位アドレス
（上位アドレスビツト）と下位アドレス（下位ア
ドレスビツト）に区分けして、前記各上位アドレ
スが割付けられた上位アドレスメモリ３Ａと前記
各下位アドレスが割付けられた下位アドレスメモ
リ３Ｂとを含み、上記固定記憶手段に記憶された
プログラム内容の訂正位置のアドレスに対応する
前記上位アドレスメモリと下位アドレスメモリの
対応アドレスにそれぞれプログラムの訂正を示す
同一信号が記憶された読出し／書込み自在な第１
の記憶手段（RAM）と、前記第１の記憶手段に
保持された訂正位置のアドレスに対応する訂正プ
ログラムが記憶された読出し／書込み自在な第２
の記憶手段（RAM）４と、前記固定記憶手段、
第１及び第２の記憶手段を制御する中央処理装置
（CPU）１と、前記中央処理装置によつて固定記
憶手段と第１の記憶手段を順次アクセスして処理
プログラムを実行させる際に、前記第１の記憶手
段の上位アドレスメモリと下位アドレスメモリか
ら同時にプログラム訂正信号が呼び出されたかを
検出し、その検出に基づいて前記中央処理装置へ
割込み信号を導入する検出手段とを備え、前記検
出手段からの割込み信号に応答して中央処理装置
により当該割込み時の訂正位置アドレスに対応す
る第２の記憶手段に保持された訂正プログラムを
検索させて該訂正プログラムへジヤンプさせるよ
うに成したことにより、処理プログラムの訂正ア
ドレスを記憶する第１の記憶手段の容量が非常に
少ないものでよくなく、固有的なプログラムの変
更が簡単かつ容易に実施でき、価格的にも安値に
てなし得る。
処理プログラムを固定的に記憶する固定記憶手段
（ROM）２と、前記固定記憶手段の保持する各ア
ドレスに対応するアドレス位置を有すると共にこ
の各アドレス位置のアドレス情報を上位アドレス
（上位アドレスビツト）と下位アドレス（下位ア
ドレスビツト）に区分けして、前記各上位アドレ
スが割付けられた上位アドレスメモリ３Ａと前記
各下位アドレスが割付けられた下位アドレスメモ
リ３Ｂとを含み、上記固定記憶手段に記憶された
プログラム内容の訂正位置のアドレスに対応する
前記上位アドレスメモリと下位アドレスメモリの
対応アドレスにそれぞれプログラムの訂正を示す
同一信号が記憶された読出し／書込み自在な第１
の記憶手段（RAM）と、前記第１の記憶手段に
保持された訂正位置のアドレスに対応する訂正プ
ログラムが記憶された読出し／書込み自在な第２
の記憶手段（RAM）４と、前記固定記憶手段、
第１及び第２の記憶手段を制御する中央処理装置
（CPU）１と、前記中央処理装置によつて固定記
憶手段と第１の記憶手段を順次アクセスして処理
プログラムを実行させる際に、前記第１の記憶手
段の上位アドレスメモリと下位アドレスメモリか
ら同時にプログラム訂正信号が呼び出されたかを
検出し、その検出に基づいて前記中央処理装置へ
割込み信号を導入する検出手段とを備え、前記検
出手段からの割込み信号に応答して中央処理装置
により当該割込み時の訂正位置アドレスに対応す
る第２の記憶手段に保持された訂正プログラムを
検索させて該訂正プログラムへジヤンプさせるよ
うに成したことにより、処理プログラムの訂正ア
ドレスを記憶する第１の記憶手段の容量が非常に
少ないものでよくなく、固有的なプログラムの変
更が簡単かつ容易に実施でき、価格的にも安値に
てなし得る。
第１図は参考例のプログラム変更方式の構成を
示すブロツク図、第２図は本発明のプログラム変
更方式の構成を示すブロツク図である。 １：中央処理装置（CPU）、２：固定的記憶手
段（マスクROM）、３Ａ：訂正アドレス位置の上
位アドレスを記憶するRAM、３Ｂ：訂正アドレ
ス位置の下位アドレスを記憶するRAM、４：訂
正プログラムを記憶するRAM、５：磁気テープ
記憶装置、６：フリツプフロツプ、７：比較器。
示すブロツク図、第２図は本発明のプログラム変
更方式の構成を示すブロツク図である。 １：中央処理装置（CPU）、２：固定的記憶手
段（マスクROM）、３Ａ：訂正アドレス位置の上
位アドレスを記憶するRAM、３Ｂ：訂正アドレ
ス位置の下位アドレスを記憶するRAM、４：訂
正プログラムを記憶するRAM、５：磁気テープ
記憶装置、６：フリツプフロツプ、７：比較器。
Claims (1)
- 【特許請求の範囲】 １ 処理プログラムを固定的に記憶する固定記憶
手段（ROM）２と、 前記固定記憶手段の保持する各アドレスに対応
するアドレス位置を有すると共にこの各アドレス
位置のアドレス情報を上位アドレス（上位アドレ
スビツト）と下位アドレス（下位アドレスビツ
ト）に区分けして、前記各上位アドレスが割付け
られた上位アドレスメモリ３Ａと前記各下位アド
レスが割付けられた下位アドレスメモリ３Ｂとを
含み、上記固定記憶手段に記憶されたプログラム
内容の訂正位置のアドレスに対応する前記上位ア
ドレスメモリと下位アドレスメモリの対応アドレ
スにそれぞれプログラムの訂正を示す同一信号が
記憶された読出し／書込み自在な第１の記憶手段
（RAM）と、 前記第１の記憶手段に保持された訂正位置のア
ドレスに対応する訂正プログラムが記憶された読
出し／書込み自在な第２の記憶手段（RAM）４
と、 前記固定記憶手段、第１及び第２の記憶手段を
制御する中央処理装置（CPU）１と、 前記中央処理装置によつて固定記憶手段と第１
の記憶手段を順次アクセスして処理プログラムを
実行させる際に、前記第１の記憶手段の上位アド
レスメモリと下位アドレスメモリから同時にプロ
グラム訂正信号が呼び出されたかを検出し、その
検出に基づいて前記中央処理装置へ割込み信号を
導入する検出手段とを備え、 前記検出手段からの割込み信号に応答して中央
処理装置により当該割込み時の訂正位置アドレス
に対応する第２の記憶手段に保持された訂正プロ
グラムを検索させて該訂正プログラムへジヤンプ
させるように成したプログラムの変更方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156271A JPS5779554A (en) | 1980-11-05 | 1980-11-05 | Modification system for program |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156271A JPS5779554A (en) | 1980-11-05 | 1980-11-05 | Modification system for program |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5779554A JPS5779554A (en) | 1982-05-18 |
| JPS6133213B2 true JPS6133213B2 (ja) | 1986-08-01 |
Family
ID=15624157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55156271A Granted JPS5779554A (en) | 1980-11-05 | 1980-11-05 | Modification system for program |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5779554A (ja) |
-
1980
- 1980-11-05 JP JP55156271A patent/JPS5779554A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5779554A (en) | 1982-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5146581A (en) | Subprogram executing data processing system having bank switching control storing in the same address area in each of memory banks | |
| US4623962A (en) | Register control processing system | |
| JPS6355119B2 (ja) | ||
| US5293591A (en) | Processing system including memory selection of multiple memories and method in an interrupt environment | |
| US5274776A (en) | Information processing system having mode signal holding means and selecting operand access mode based on mode signal indicating type of currently executed instruction | |
| JPS6055849B2 (ja) | 命令制御方式 | |
| JPS6133213B2 (ja) | ||
| JPS5848932B2 (ja) | メモリ拡張方式 | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| JPH0525359B2 (ja) | ||
| JP3190945B2 (ja) | マイクロプログラム制御回路 | |
| JPS62120543A (ja) | メモリバンクの切替方式 | |
| JPS6161139B2 (ja) | ||
| JPS6115459B2 (ja) | ||
| JP3130798B2 (ja) | バス転送装置 | |
| JP3077141B2 (ja) | 画像処理装置 | |
| JPH01216429A (ja) | マイクロコンピュータ | |
| JP2759952B2 (ja) | キャッシュメモリ | |
| JPH039427A (ja) | マイクロプログラム制御装置 | |
| JPS6144339B2 (ja) | ||
| JPH04332045A (ja) | 演算処理装置 | |
| JPH08249024A (ja) | プログラマブルコントローラ | |
| JPH06332508A (ja) | プログラマブルコントローラ | |
| JPH0398119A (ja) | 記憶装置 | |
| JPS608961A (ja) | ポインタ回路 |